JP3805750B2 - 相補型電界効果トランジスタ及びその製造方法 - Google Patents

相補型電界効果トランジスタ及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、相補型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）は、金属／絶縁膜／半導体構造を持つＭＩＳ型の電界効果トランジスタ（ＭＩＳＦＥＴ）を多数備える。ＭＩＳＦＥＴの中でも絶縁膜として酸化膜を用いたＭＯＳＦＥＴは、ｎ型の導電性をもつトランジスタとｐ型の導電性をもつトランジスタとがあり、両者を相補的に備えるＣＭＯＳＦＥＴはＬＳＩの主要な素子である。近年、ＭＯＳＦＥＴの微細化が進み、０．１μｍのゲート長も目前となった。これは、ＭＯＳＦＥＴの微細化が素子の高速化につながり、低消費電力化にも繋がるという縮小則が成り立っているからである。また、微細化により素子の占有面積を縮小し、同じチップ面積により多くの素子を搭載できるようになるため、ＬＳＩの多機能化も図れる。
【０００３】
しかし、縮小則の追求はゲート長０．１μｍを境に大きな壁にぶつかると予想されている。この壁は、ゲート酸化膜の薄膜化の限界に起因している。
【０００４】
従来、トランジスタのゲート絶縁膜は、耐熱性が良いこと、チャネル部のＳｉとの境界に界面準位をほとんど形成しないという特性が求められる。これらを同時に満足できるＳｉＯ2は、簡単に制御性良く薄い膜を形成できるという特長も持っていた。ＳｉＯ2の比誘電率（３．９）は低いため、ゲート長０．１μｍ以降の世代ではトランジスタの性能を満足するために３ｎｍ以下の膜厚が要求される。しかし、その膜厚ではキャリアの直接トンネリングによるゲート／基板間のリーク電流増加が問題になる。この問題はＳｉＯ2を用いたゲート絶縁膜の本質的な問題であり、回避不可能と考えられる。
【０００５】
そこで、ＳｉＯ2よりも比誘電率の大きい材料を用いて直接トンネリングを回避する技術もある。その材料は、ＺｒＯ2やＨｆＯ2、あるいはそれとＳｉＯ2との化合物であるシリケート等の金属酸化物膜である（例えば、特許文献１参照。）。金属酸化物は、比誘電率が約１０以上と高いため、ＳｉＯ2に比べ同じゲート容量を得るのにその膜厚を２倍以上にすることができるから、ゲート絶縁膜での直接トンネリングを押さえることができる。
【０００６】
一方、多結晶シリコンゲート電極にバイアスを印加するとゲート電極に空乏領域が生じる。この空乏領域はバイアス印加によって、主にゲート絶縁膜との界面部の可動キャリアが無くなるために生じる。その結果、空乏領域は実質的に絶縁物として機能するためゲートの容量が低下してしまう。これを回避する方法はゲート電極に金属を用いることである。しかし、１種類の金属をＣＭＯＳＦＥＴのｎ型及びｐ型ＭＯＳＦＥＴのゲート電極に用いると、いずれかのトランジスタの閾値が高くなってしまい電流が取れなくなる。そのため、ＣＭＯＳＦＥＴは低速動作となる問題があった。
【０００７】
一方、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの双方に都合の良い金属を使い分ける方法も考えられるが、製造工程は複雑であり、コスト上昇を招く。また、金属を使い分ける方法は実用上の問題がある。例えば、ｎ型ＭＯＳＦＥＴのゲート金属とｐ型ＭＯＳＦＥＴのゲート金属として互いに反応を起こさない材料を選択したり、先に形成したゲート金属が後に形成するゲート金属のエッチングにより削られない材料を選択したりする必要がある。
【０００８】
さらに、ｎ型ＭＯＳＦＥＴにとって都合の良い金属ゲート電極材料が存在しないという問題がある。ｎ型ＭＯＳＦＥＴにとって都合の良い金属ゲート電極材料は仕事関数が４ｅＶ付近のＡｌ、Ｚｒ、Ｈｆ等の金属である。これらの金属は電極形成後の熱処理により酸化物となってしまい伝導度が急激に低下する恐れがある。また、酸化されやすい材料はゲートの絶縁膜を還元するため、ゲートリーク電流を上昇させてしまう問題もある。例えば、Ａｌ等の他、Ｍｎは比抵抗が２００μΩｃｍと高く、ＥｒＳｉ2等のシリサイドもＡｌ等と同程度に酸化されやすい。
【０００９】
【特許文献１】
特開２００２−２３１９４２公報（第７頁）
【００１０】
【発明が解決しようとする課題】
以上説明したように、従来の金属ゲート電極を用いるＣＭＯＳＬＳＩではｎ型及びｐ型ＭＯＳＦＥＴのゲート電極に同じ金属材料を用いると低速動作になるという問題があった。また、ｎ型とｐ型のＭＯＳＦＥＴに異なるゲート電極材料を用いると、製造工程が複雑になりコストが上昇したり、適切な材料の組み合わせがない等の問題があった。
【００１１】
本発明は、これらの問題を解決し、高速動作とコスト削減を両立可能な相補型電界効果トランジスタとその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一は、半導体基板、前記半導体基板上に形成された、ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物を含み、前記金属とＢとの化合物を含む第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に形成された金属ゲート電極と、前記第一のゲート絶縁膜の両脇に形成されたｎ型ソース・ドレイン領域とを備え
るｎ型電界効果トランジスタ、及び前記半導体基板上に形成された、前記ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物を含み、かつ前記金属とＢとの化合物を含まない第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に形成された前記ｎ型電界効果トランジスタのゲート電極と同じ金属を含むゲート電極と、前記第二のゲート絶縁膜の両脇に形成されたｐ型ソース・ドレイン領域とを備えるｐ型電界効果トランジスタを具備することを特徴とする相補型電界効果トランジスタを提供する。
【００１４】
また、本発明の第二は、半導体基板のｎ型及びｐ型電界効果トランジスタの予定領域上にゲート絶縁膜となるＩＶ族の金属及びランタン系列の金属のいずれかの酸化物膜を形成する工程と、
前記酸化物膜の上にゲート電極となる金属膜を形成する工程と、
前記ｎ型及び前記ｐ型電界効果トランジスタ予定領域のうち、前記ｎ型電界効果トランジスタ予定領域の前記金属膜にのみ選択的にＢを導入する工程と、
熱処理によって、前記金属膜に導入されたＢを前記ｎ型電界効果トランジスタ予定領域の前記酸化物膜に拡散すると共に前記ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物膜中の金属とＢとの化合物を形成する工程とを備えることを特徴とする相補型電界効果トランジスタの製造方法を提供する。
【００１６】
本発明の第一及び第二は、ＣＭＯＳＦＥＴのｎ型及びｐ型ＭＯＳＦＥＴのゲート電極に同一の金属材料を含み、かつ、ｎ型ＭＯＳＦＥＴのゲート絶縁膜のみにＢイオンを導入することで、そのしきい値Ｖｔｈをシフトさせることにより、良好な金属ゲートＣＭＯＳＦＥＴを提供することができる。
【００１７】
【発明の実施の形態】
本発明の実施の形態について、図面を参照しつつ説明する。尚、実施の形態を通じて共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、具体的な形状や寸法は、以下の説明と公知の技術を参酌して判断することができる。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に関わるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを備える相補型のＣＭＩＳＦＥＴの断面図である。
【００１９】
第１の実施の形態のＣＭＩＳＦＥＴは、同一半導体基板１上に形成されたｎ型のＭＩＳＦＥＴ３とｐ型のＭＩＳＦＥＴ５を備える。半導体基板１表面の両トランジスタ間には、溝に絶縁膜を埋め込んで形成された素子分離領域７が形成されている。
【００２０】
ｎ型ＭＩＳＦＥＴ３は、半導体基板１表面のｐ型ウェル９上に形成される。ｎ型ＭＩＳＦＥＴ３は、ｐ型ウェル９の表面に形成され、ｐ型ウェル９と接合を形成する一対のｎ型ソース／ドレイン領域１１を備える。また、ｎ型ＭＩＳＦＥＴ３は、この一対のｎ型ソース／ドレイン領域１１により挟まれ、半導体基板１上に順次形成されたゲート絶縁膜１３及びゲート電極１５を備える。
【００２１】
また、ｐ型ＭＩＳＦＥＴ５は、半導体基板１表面のｎ型ウェル１９上に形成される。ｐ型ＭＩＳＦＥＴ５は、ｎ型ウェル１９の表面に形成され、ｎ型ウェル１９と接合を形成する一対のｐ型ソース／ドレイン領域２１を備える。また、ｐ型ＭＩＳＦＥＴ５は、この一対のｐ型ソース／ドレイン領域２１により挟まれ、半導体基板１上に形成されたゲート絶縁膜２３及びゲート電極２５を備える。
【００２２】
尚、図１の各ＭＩＳＦＥＴはゲート側壁絶縁膜１７、２７を備えるが、これらは省略してもよい。また、図１の断面図と垂直な面（図１の紙面垂直方向の断面）の図面とその説明は、ＣＭＩＳＦＥＴに共通のものであり広く知られていることから省略する。
【００２３】
図２は、多結晶ｐ+型Ｓｉ電極／ハフニウムシリケート（ＨｆＳｉＯＮ）ゲート絶縁膜／ｐ型Ｓｉ基板よりなるキャパシタに関する発明者らの実験結果を示す。この実験では、ゲート酸化膜中のハフニウム濃度（図２の横軸）により、電界による曲がりが生じないフラットバンド電圧Ｖfb（図２の縦軸）が、どのように変化するかを調べた。多結晶Ｓｉ電極中にはボロンＢが不純物として添加されている。
【００２４】
本実験の結果、ゲート絶縁膜中のハフニウム濃度の上昇により、膜中に正電荷が形成されてＶfbが変化していることがわかった。ちなみに、ヒ素ＡｓやリンＰを導入したｎ型多結晶Ｓｉ電極ではＶfbの変化はおきなかった。
【００２５】
以上から、Ｓｉ電極中のＢがゲート絶縁膜中に移動し、ＨｆとＢの化合によりゲート絶縁膜中に正電荷が生成され、この正電荷がＶｆｂを変えていることが考えられる。これはＩＶ族のＨｆとＩＩＩ族のＢの結合手が一致しないために、Ｈｆの結合手が１つあまり、それが正に帯電することによって生じるものである。このことを利用して、ＨｆＢ化合物をｎ型ＭＯＳＦＥＴにのみ形成して、同一材料の金属を両トランジスタのゲート電極に用いることで、２つのトランジスタの閾値を適切な値にすることができる。
【００２６】
尚、ゲート絶縁膜中の正の電荷は、ゲート電極近傍に偏在することが望ましい。これは、次の理由による。図３（ａ）のゲート絶縁膜１３中に電荷が存在すると、半導体基板１内のゲート絶縁膜１３との接面近傍を走行する信号を伝達する電荷ｃが、ゲート絶縁膜１３中の電荷＋のクーロン場により散乱を受ける。その結果、半導体基板１中の電荷の移動度（走行速度）が減少し、ＭＯＳＦＥＴの駆動力が減少して、ＣＭＯＳＦＥＴの動作速度が低下する。ゲート絶縁膜中の電荷による基板表面でのクーロン場は、ゲート絶縁膜中の電荷が基板と絶縁膜との界面から離れれば離れるほど小さくなる。よって、正電荷をゲート電極側の界面近傍領域３３に偏在させることで、そのクーロン場による動作速度の低下を防ぐことができる。
【００２７】
図３（ｂ）は、比誘電率２０の高誘電体ゲート絶縁膜５ｎｍについて、閾値の変化ΔＶth＝０．９３Vを与えるゲート絶縁膜中の電荷を、ゲート電極との界面からの距離（Ｄｉｓｔａｎｃｅ）と界面を走行する電荷の移動度（Ｍｏｂｉｌｉｔｙ）およびＣＯＭＯＳＦＥＴの伝達速度（Ｐｒｏｐａｇａｔｉｏｎ Ｄｅｌａｙ）の相関性を示す図である。図３（ｂ）から、電荷がゲート電極との界面に近いほど移動度（走行速度）が高く保たれＭＯＳＦＥＴの伝達速度が速いことがわかる。
【００２８】
（第２の実施の形態）
図４（ａ）乃至（ｄ）、図５（ａ）乃至（ｃ）、図６（ａ）乃至（ｃ）及び図７は、本発明の第２の実施の形態に関わるＣＭＩＳＦＥＴの製造方法とこれにより製造した同装置を説明するための断面図である。
【００２９】
まず、Ｓｉ基板４１に、互いに離間した複数の浅い溝型の素子分離領域（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４３を形成する（図４（ａ））。この素子分離領域４３は、Ｓｉ基板４１の表面に約０．４μｍの深さを持つ溝を形成した後、ＳｉＯ2をＣＶＤ法によりＳｉ基板４１の表面に形成し、その後、ＣＭＰ（Ｃｈｅｍｏ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により表面を平坦化することにより形成する。
【００３０】
その後、Ｓｉ基板４１表面の各トランジスタ領域に数ＭｅＶのイオン注入を行って不純物を添加した後、約１１００℃の高温短時間熱処理を行うことにより、ｐ型とｎ型の深い拡散層を形成する。ｐ型の拡散層はｎ型ＭＩＳＦＥＴの予定領域に形成されるｐ型ウェル４５であり、ｎ型拡散層はｐ型ＭＩＳＦＥＴの予定領域に形成されるｎ型ウェル４７である（図４（ａ））。
【００３１】
その後、各ＭＩＳＦＥＴの予定領域に閾値調整のためのイオン注入を行う。さらに、Ｓｉ基板４１上には、ゲート絶縁膜となるハフニウム酸化物とシリコン酸化物の混合膜４９をＭＯＣＶＤ（Ｍｏｌｅｃｕｌａｒ Ｏｘｉｄｅ ＣＶＤ）法により約５００℃で約４ｎｍの厚さに形成する（図４（ｂ））。この際、混合膜４９中のＨｆの濃度は約２０％以上約５０％以下が望ましいが、これに限るものではない。
【００３２】
続いて、混合膜４９を窒素プラズマにさらすことにより、この膜に窒素を導入する。この際の窒素濃度は、望ましくは約２０％以上約４０％以下であるがその他の濃度でもよい。尚、この窒素導入工程は省略することもできる。
【００３３】
続いて、Ｍｏ膜５１を混合膜４９上に形成する（図４（ｃ））。Ｍｏ膜５１は、Ｍｏのハロゲンガス、あるいは有機系ガスを用いたＣＶＤ法により形成する。次に、フォトリソグラフィによりｐ型ＭＩＳＦＥＴ予定領域にレジスト５３を形成する（図４（ｄ））。
【００３４】
その後、Ｓｉ基板４１表面にＢイオンをイオン注入する（図５（ａ））。すると、ｎ型及びｐ型ＭＩＳＦＥＴ予定領域のＭｏ膜のうちｎ型ＭＩＳＦＥＴ予定領域のＭｏ膜５１のみにＢをイオン注入することができる。このイオン注入のドーズ量は約１×１０16ｃｍ-2とし、エネルギーは約５０ＫｅＶとする。これらの値は閾値を有効に変化させうる範囲内で適宜変更可能である。Ｂ単体以外にジボラン（Ｂ2Ｈ6）、あるいはデカボラン（Ｂ10Ｈ14）等を用いることもできる。
【００３５】
その後、レジスト５３をアッシング等により除去して、Ｓｉ基板４１上にはシリコン窒化膜をＣＶＤ法等により形成する。そして、このシリコン窒化膜上のゲート電極予定位置に、フォトリソグラフィをもちいてレジスト５５を形成する（図５（ｂ））。この際、レジスト５５は図５の紙面垂直方向が長手方向と一致する短冊状に形成する。そして、このレジスト５５をマスクにして、レジスト５５に覆われていないシリコン窒化膜とＭｏ膜をエッチングにより除去する。これにより、Ｍｏのゲート電極５７、５９とその上のシリコン窒化膜６１、６３を形成する（図５（ｂ））。
【００３６】
続いて、希フッ酸水溶液にひたすことによりレジスト５５等に被覆されていない混合膜４９をエッチングにより除去する（図５（ｃ））。その後、レジスト５５を除去する（図５（ｃ））。
【００３７】
さらに、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのソース／ドレイン予定領域にそれぞれＡｓとＢＦ2をイオン注入して、浅いイオン注入領域６５、６７を形成する（図６（ａ））。この後、約６００℃、窒素雰囲気中の熱処理により、ｎ型ＭＩＳＦＥＴのＭｏ膜５７中のＢを混合膜４９に拡散させる。この拡散により、ｎ型ＭＩＳＦＥＴの混合膜４９中に入ったＢはＨｆと化合物を形成する。
【００３８】
続いて、Ｓｉ基板４１上にＳｉＯ2膜をCVD法により形成して、リアクティブイオンエッチング（ＲＩＥ）により、Ｍｏ膜５７、５９の側壁にＳｉＯ2膜７１を残置する（図６（ｂ））。
【００３９】
次に、ｎ型ＭＩＳＦＥＴの予定領域にＡｓを、ｐ型ＭＩＳＦＥＴの予定領域にＢＦ2をイオン注入して、不純物の活性化のために約４００℃以上の熱処理を行って、深いソース／ドレイン領域を形成する。この熱処理は、望ましくは約１０００℃程度で約２０秒程度の短時間高温処理が好ましい。続いて、Ｓｉ基板４１上にＣｏ膜を形成し、約４００℃程度の熱処理により基板シリコンとＣｏを反応させる。その後、硫酸と過酸化水素水の混合液体により未反応のＣｏをエッチングして、約７００℃程度の短時間熱処理を行うことにより、両ＭＩＳＦＥＴのソース／ドレイン領域表面にＣｏＳｉ2膜６９を形成する（図６（ｂ））。
【００４０】
次に、Ｓｉ基板４１上にＣＶＤ法により層間絶縁膜となるＳｉＯ2膜７３を形成する（図６（ｃ））。
【００４１】
この後は、ＳｉＯ2膜７３にソース／ドレイン領域に至る接続用の開口を開けて、バリアメタルであるＴｉＮ膜をＣＶＤ法により形成し、さらに、Ｗ膜をＴｉＮ膜上に形成して、ＣＭＰによって接続用開口内にＴｉＮ膜７５、Ｗ膜７７を残置する（図７）。そして、Ａｌ層とＣｕ層を順次積層して、フォトリソグラフィにより形状を加工することで、Ｗ膜７５に接続するＡｌ層とＣｕ層の積層膜７９を形成する（図７）。この後は、ＣＭＩＳＦＥＴと接続する素子やさらに上層の配線等を形成してＬＳＩを完成する。
【００４２】
以上の方法により、ｎ型ＭＩＳＦＥＴのゲート絶縁膜にのみ選択的にＢ元素を導入することができる。
【００４３】
（第３の実施の形態）
図８（ａ）乃至（ｄ）並びに図９は、本発明の第３の実施の形態に関わるＣＭＩＳＦＥＴの製造方法及びこれにより製造されたＣＭＩＳＦＥＴを説明するための断面図である。
【００４４】
まず、Ｓｉ基板４１に第２の実施の形態と同様の方法で素子分離領域４３、ｐ型ウェル４５、ｎ型ウェル４７、混合膜４９、及びＭｏ膜５１を形成する（図８（ａ））。さらに、Ｍｏ膜５１上にシリコン窒化膜８１を形成する（図８（ａ））。
【００４５】
その後、フォトリソグラフィによりｐ型ＭＩＳＦＥＴ予定領域上のシリコン窒化膜８１を覆うレジストを形成して、ｎ型ＭＩＳＦＥＴ予定領域上のシリコン窒化膜を選択的に除去する（図８（ｂ））。
【００４６】
その後、Ｓｉ基板４１をＢ2Ｈ6雰囲気中で約３００℃で加熱することにより、表面にＢを約１ｘ１０16ｃｍ-2の密度で吸着させる（図８（ｃ））。この密度は、閾値を有効に変化させる範囲内において適宜変更することができる。また、Ｂの吸着にはジボラン（Ｂ2Ｈ6）ではなく、デカボラン（Ｂ10Ｈ14）等を用いることもできる。また、Ｂの吸着にかえてＢを蒸着させてもよい。続いて、シリコン窒化膜８１をＣＦ4プラズマを用いて除去する。これによりｎ型及びｐ型ＭＩＳＦＥＴ予定領域のうちｎ型ＭＩＳＦＥＴ予定領域のＭｏ膜５１にのみ、選択的にＢを導入することができる。
【００４７】
その後、Ｍｏ膜５１上にシリコン窒化膜をＣＶＤ法により形成し、フォトリソグラフィにより形成したレジスト５５をマスクにしてシリコン窒化膜とＭｏ膜をエッチング除去することで、Mo膜からなるゲート電極５７、５９、その上のシリコン窒化膜６１、６３を短冊状に形成する（図８（ｄ））。
【００４８】
続いて、希フッ酸水溶液を用いて、混合膜４９のうちゲート電極５７等に被覆されていない部分をエッチングにより除去する。そして、レジスト５５を除去した後、第２の実施の形態と同様に浅いソース／ドレイン領域６５、６７を形成する。続いて、第２の実施の形態と同様の熱処理により、吸着あるいは蒸着させたＢをゲート電極５７の下に残された混合膜４９に拡散させてゲート絶縁膜形状に加工した混合膜４９中のＨｆとＢの化合物を形成する。
【００４９】
その後は、第１の実施の形態と同様に、側壁膜７１、深いソース／ドレイン領域、ＣｏＳｉ2膜６９、ＳｉＯ2膜７３、ＴｉＮ膜７５、Ｗ膜７７、Ａｌ層とＣｕ層の積層膜７９を形成して本実施の形態のＣＭＩＳＦＥＴとこれに接続する配線の形成を終える（図９）。
【００５０】
尚、本実施の形態において、ゲート絶縁膜中の金属と化合して正電荷を発生させる金属としてＢを用いた。
【００５１】
この第３の実施の形態の方法は、Ｂ元素の導入をイオン注入を用いずに行うことができ、より簡便な製法であるといえる。
【００５２】
（第４の実施形態）（参考例）
図１０（ａ）乃至（ｄ）は、本発明の第４の実施の形態に関わるＣＭＩＳＦＥＴの製造方法及びこの方法により製造されたＣＭＩＳＦＥＴを説明するための断面図である。
【００５３】
まず、第２の実施の形態と同様にして、Ｓｉ基板４１上に素子分離領域４３、ｐ型ウェル４５、ｎ型ウェル４７、混合膜４９を形成する（図１０（ａ））。
【００５４】
その後、ｐ型ＭＩＳＦＥＴ予定領域を覆うシリコン窒化膜９１を形成する（図１０（ａ））。そして、表面をＢ2Ｈ6の雰囲気にさらしつつ、約３００℃でＳｉ基板４１を加熱することにより、ｎ型ＭＩＳＦＥＴ予定領域の混合膜４９にＢを１ｘ１０16ｃｍ-2程度に吸着させる。この密度は閾値を有効に変化させうる範囲内に於いて、適宜変更可能である。続いて、シリコン窒化膜９１をＣＦ4プラズマによりＳｉ基板４１上から除去する。Ｂの吸着にはジボラン（Ｂ2Ｈ6）ではなく、デカボラン（Ｂ10Ｈ14）等を用いることも可能であるし、Bを混合膜４９に直接蒸着させてもよい。
【００５５】
続いて、ゲート電極となるＭｏ膜５１をハロゲンガス、あるいは有機系のガスを用いたＣＶＤ法により混合膜４９上に形成する（図１０（ｃ））。
【００５６】
その後、Ｍｏ膜５１上にシリコン窒化膜をＣＶＤ法により形成して、フォトリソグラフィを用いてシリコン窒化膜上のゲート電極位置に整合したレジストを形成する。そして、これをマスクにしてシリコン窒化膜とＭｏ膜５１を形状加工して、図１０（ｄ）のシリコン窒化膜６１とＭｏのゲート電極５７、５９を形成する。その後、混合膜よりなるゲート絶縁膜４９をゲート電極５７、５９をマスクにして形状加工する。
【００５７】
その後は、第２の実施の形態と同様に、ゲート電極側壁のＳｉＯ2膜７１、浅いソース／ドレイン領域６５、６７、ＣｏＳｉ2膜６９、ＳｉＯ2膜７３等を形成する。尚、本実施の形態では、混合膜４９のｎ型ＭＩＳＦＥＴ予定領域にＢを吸着あるいは蒸着させた後にＭｏ膜５１を形成している。従って、本実施の形態では、第２及び第３の実施の形態で行った、Ｍｏ膜５１から混合膜へＢを拡散させるための熱処理を省略している。
【００５８】
さらに、第２の実施の形態と同様にＴｉＮ膜７５、Ｗ膜７７、Ａｌ層とＣｕ層の積層膜７９等を形成して、本実施の形態のＣＭＩＳＦＥＴとこれに接続する配線の形成を終える（図１０（ｄ））。
【００５９】
（第５の実施の形態）
図１１（ａ）及び（ｂ）は、本発明の第５の実施の形態に関わるＣＭＩＳＦＥＴの製造方法及びこの方法により製造したＣＭＩＳＦＥＴを説明するための断面図である。
【００６０】
まず、第２の実施の形態と同様に、Ｓｉ基板４１上に素子分離領域４３、ｐ型ウェル領域４５、ｎ型ウェル領域４７、混合膜４９、及びＭｏ膜５１を形成する。その後、Ｍｏ膜５１上にシリコン窒化膜６１、６３を形成する。尚、第２の実施の形態では、Ｍｏ膜上のシリコン窒化膜を形成する前にＭｏ膜にＢを導入したが、本実施の形態ではこの工程を省く。
【００６１】
次に、フォトリソグラフィを用いてｐ型ＭＩＳＦＥＴ予定領域をレジストにより覆い、ｎ型ＭＩＳＦＥＴ予定領域のＳｉ基板４１にのみＢをイオン注入する。その際のドーズ量は約１ｘ１０16ｃｍ-2、エネルギーは約７０ＫｅＶである。本実施形態では、シリコン窒化膜を形成してからＢを添加するため、イオン注入エネルギーを第１の実施の形態に比べ高くする必要がある。添加量は、閾値を有効に変化できる範囲内において適宜変更できる。Ｂのイオン注入は、Ｂ単体の他、ジボラン（Ｂ2Ｈ6）、あるいはデカボラン（Ｂ10Ｈ14）等を使うことができる。
【００６２】
続いて、シリコン窒化膜６１、Ｍｏ膜５７、５９、混合膜４９をレジストを用いてエッチングすることにより、ゲート形状に加工する（図１１（ａ））。この後、ゲート電極５７に被覆されずに露出している部分を希フッ酸水溶液によりエッチングすることで、混合膜４９をゲート絶縁膜の形状に加工する（図１１（ａ））。尚、これらのエッチングはＢの添加前に行なうことも可能である。その際は、ｎ型ＭＩＳＦＥＴのソース／ドレイン予定領域にもＢを添加してしまうため、注入量は抑えることが望ましい。
【００６３】
次に、ｎ型ＭＩＳＦＥＴ予定領域のＳｉ基板４１にＡｓをイオン注入して浅いソース／ドレイン不純物領域を形成する。続いて、ｎ型ＭＩＳＦＥＴ予定領域をレジストで覆った後、ｐ型ＭＩＳＦＥＴ予定領域にＢＦ2をイオン注入して浅いソース／ドレイン不純物領域を形成する。この後、約６００℃、窒素雰囲気中の熱処理により、注入したＢをＭｏ膜を介してゲート絶縁膜である混合膜４９中に拡散させ、混合膜４９中にＨｆとＢの化合物を形成する。
【００６４】
続いて、第１の実施の形態と同様に、ゲート電極５７の側壁のＳｉＯ2膜７１、深いソース／ドレイン不純物領域を形成する。その後、注入した不純物の活性化の為に約４００℃以上の熱処理、望ましくは約１０００℃程度で約２０秒の短時間高温処理を施す。
【００６５】
続いて、第１の実施の形態と同様の方法で、ＣｏＳｉ2膜６９、ＳｉＯ2膜７３の層間絶縁膜、ＴｉＮ膜７５、Ｗ膜７７、Ａｌ層とＣｕ層の積層膜７９を形成して、本実施の形態のＣＭＩＳＦＥＴとこれに接続する配線の形成を終える（図１１（ｂ））。
【００６６】
（第６の実施の形態）
図１２（ａ）乃至（ｄ）、図１３は、本発明の第６の実施の形態に関わるＣＭＩＳＦＥＴの製造方法及びこれにより製造されたＣＭＩＳＦＥＴを説明するための断面図である。
【００６７】
まず、第２の実施の形態と同様にして、Ｓｉ基板４１表面に素子分離領域４３、ｐ型ウェル領域４５、ｎ型ウェル領域４７を形成する（図１２（ａ））。また、閾値調整のためのイオン注入を行う。
【００６８】
その後、ダミーのゲート絶縁膜となるシリコン酸化膜をＳｉ基板４１の表面に約４ｎｍの厚さに形成する。また、シリコン絶縁膜の上にダミーゲート電極となる多結晶シリコン膜を形成する。このダミーのゲート絶縁膜とゲート電極をフォトリソグラフィ工程によりゲート形状に加工することで、ゲート領域以外のＳｉ基板４１の表面を露出する。この露出したＳｉ基板４１の表面にイオン注入により浅く、かつ横に伸びた不純物領域を形成する。その後、ダミーのゲート電極の側壁にシリコン窒化膜１０１を形成する。
【００６９】
そして、ダミーのゲート電極や側壁シリコン窒化膜１０１をマスクにして、これらに覆われていないＳｉ基板４１の表面にＡｓやＢＦ2をイオン注入して、各トランジスタの深いソース／ドレイン不純物領域を形成する。ここで、注入した不純物の活性化の為に約４００℃以上の熱処理、望ましくは約１０００℃で約２０秒の短時間高温処理を施す。これにより、ソース／ドレイン領域１０３を形成する（図１２（ｂ））。また、第１の実施の形態と同様の方法でＣｏＳｉ2膜６９を形成する（図１２（ｂ））。
【００７０】
その後、Ｓｉ基板４１の上にＣＶＤ法によりＳｉＯ2膜を形成し、ＣＭＰによりダミーのゲート電極の上表面を露出するまで削りこむ。その後、ＣＦ4によるプラズマ処理によりダミーのゲート電極の多結晶シリコンを除去し、さらにダミーのゲート絶縁膜を希フッ酸水溶液により除去する。これにより、層間絶縁膜となるＳｉＯ2膜１０５と側壁シリコン窒化膜１０１がＳｉ基板４１上に残される（図１２（ｂ））。
【００７１】
続いて、ゲート直下のＳｉ基板４１に閾値調整のためのイオン注入を行なった後、ゲート絶縁膜となるハフニウム酸化物とシリコン酸化物の混合膜をＭＯＣＶＤ法により約５００℃で約４nmの厚さでＳｉ基板４１上に形成する。この混合膜は、第１の実施の形態の混合膜４９と同様の方法により形成することができる。その後、混合膜の表面を窒素プラズマに晒すことで混合膜に窒素を導入する。この窒化処理は省略可能である。
【００７２】
続いて、混合膜上に、Ｍｏのハロゲンガスあるいは有機系のガスを用いたＣＶＤ法によりＭｏ膜を形成し、ＳｉＯ2膜１０５上にあるＭｏ膜と混合膜をＣＭＰ法により除去する。これにより混合膜からなるゲート絶縁膜１０７とＭｏのゲート電極１０９を形成する（図１２（ｃ））。
【００７３】
そして、ｐ型ＭＩＳＦＥＴ予定領域のみを覆うレジスト１１１を形成した後、全面にＢをイオン注入する（図１２（ｄ））。これにより、ｎ型ＭＩＳＦＥＴ予定領域のゲート電極１０９とその周囲のＳｉＯ2膜１０５にのみＢが添加される。この際のドーズ量は、約１ｘ１０16ｃｍ-2、エネルギーは約５０ＫｅＶである。この条件は、ｎ型ＭＩＳＦＥＴの閾値を有効に変化できる範囲内に於いて適宜変更可能である。また、Ｂ単体でなくジボラン（Ｂ2Ｈ6）、あるいはデカボラン（Ｂ10Ｈ14）等を用いることができる（図１２（ｄ））。
【００７４】
その後、ｐ型ＭＩＳＦＥＴ予定領域上のレジスト１１１をアッシング等により除去した後、約６００℃の熱処理を施してゲート電極１０９中のＢをゲート絶縁膜１０７に拡散させ、ゲート絶縁膜１０７中のＨｆと反応させる。この反応により、ゲート絶縁膜中に正電荷を形成することができる。
【００７５】
続いて、第１の実施の形態と同様に、ＳｉＯ2膜１０５に各ＭＩＳＦＥＴのソース／ドレインのＣｏＳｉ2膜６９に至る開口を形成した後、バリアメタルであるＴｉＮ膜７５、Ｗ膜７７、Ａｌ層とＣｕ層の積層膜７９を形成する（図１３）。これにより本実施の形態のＣＭＩＳＦＥＴとこれに接続する配線の形成を終える。
【００７６】
本実施の形態の方法によれば、ソース／ドレイン不純物の活性化のための高温熱処理の後にゲート絶縁膜を形成するため、ゲート絶縁膜に耐熱性の低い材料を用いることが可能となる。
【００７７】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において適宜変更可能である。
【００７８】
例えば、ゲート電極材料にはＭｏの他、ｐ型ＭＩＳＦＥＴの閾値を適切に設定できる仕事関数をもつ材料、つまり仕事関数が約５ｅＶに近い材料を使うことができる。例えば、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗ、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＮｉＳｉ等である。
【００７９】
ゲート絶縁膜はＨｆＯ2とシリコン酸化物の混合膜の他、ＨｆＯ2膜を用いることもできる。さらにこれらに限定されることは無く、ＺｒＯ2あるいはそれとシリコンの酸化物の混合膜、ＴｉＯ2あるいはそれとシリコン酸化物の混合膜、Ｌａ2Ｏ3等のランタノイド系金属の酸化物あるいはそれとシリコン酸化物の混合物でもよい。また、ランタノイド系金属の酸化物とＡｌ2Ｏ3との混合物でも良い。
【００８１】
また、ゲート絶縁膜はＭＯＣＶＤ法により形成できる他、ハライド系のＣＶＤを用いることもできるし、スパッタ法、蒸着法、アブレーション法、塗布法その他の方法を用いてもよい。また、その形成の際にラジカルを用いても良いし、光を照射してもよい。ゲート絶縁膜を窒化する際にプラズマを用いることもできる。その際は、基板を載置するチャンバ内にプラズマを形成しても良いし、チャンバに接続する配管中で形成したプラズマを基板を載置したチャンバ内に導入してもよい。また、プラズマの窒化によらず、ＮＨ3を含有する雰囲気でゲート絶縁膜をＣＶＤ法により形成することもできるし、ゲート絶縁膜形成後にＮＨ3中で熱処理することも可能である。さらに、窒素を極低加速イオン注入によりゲート絶縁膜中に導入することもできる。
【００８２】
また、ソース／ドレイン領域の不純物の導入は、イオン注入の他、不純物を添加したＳｉ膜を基板のソース／ドレイン領域上に形成して、Ｓｉ膜から不純物を拡散させることで形成することもできる。あるいは不純物を添加したゲート側壁のＳｉＯ2やＳｉＯＮからの拡散を用いることもできる。
【００８３】
ソース・ドレイン領域のシリサイド層は、ＣｏＳｉ2の他、ＮｉＳｉ等の他のシリサイド材料を用いることもできる。
【００８４】
また、基板はＳｉ基板の他、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。さらに、ＭＩＳＦＥＴの構造は基板面に平行に電流を流すものの他、基板面に垂直に電流を流す（例えば、基板表面のＳｉ柱の側部に電流を流す）縦型ＭＩＳＦＥＴに用いることもできる。
【００８５】
【発明の効果】
以上述べたように本発明によれば、簡便かつ高速の金属ゲートＣＭＯＳＦＥＴとその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わるＣＭＩＳＦＥＴを説明するための断面図。
【図２】ＨｆB化合物による閾値（フラットバンド電圧）の変化を示す図。
【図３】ゲート絶縁膜中の電荷による界面走行電荷の移動度劣化を説明する図、及び電荷の位置と界面を走行する電荷の移動度の変化を説明する図。
【図４】本発明の第２の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図５】図４に続けて、第２の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図６】図５に続いて、第２の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図７】図６に続いて、第２の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図８】本発明の第３の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図９】図８に続けて、第３の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図１０】本発明の第４の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図１１】本発明の第５の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図１２】本発明の第６の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【図１３】図１２に続けて第６の実施の形態に関わるＣＭＩＳＦＥＴの製造方法を説明するための断面図。
【符号の説明】
１・・・半導体基板、
３・・・ｎ型ＭＩＳＦＥＴ
５・・・ｐ型ＭＩＳＦＥＴ
７、４３・・・素子分離領域
９、４５・・・ｐ型ウェル
１１・・・ｎ型ソース／ドレイン領域
１３・・・ＢとＨｆの化合物を含むゲート絶縁膜
１５、２５、５７、５９、１０９・・・金属ゲート電極
１７、２７・・・ゲート側壁絶縁膜
１９、４７・・・ｎ型ウェル
２１・・・ｐ型ソース／ドレイン領域
２３・・・Ｂが添加されていないゲート絶縁膜
３３・・・界面近傍領域
４１・・・Ｓｉ基板
４９、１０７・・・ハフニウム酸化物とシリコン酸化物の混合膜
５１・・・Ｍｏ膜
５３、５５、１１１・・・レジスト
６１、６３、８１、９１・・・シリコン窒化膜
６５、６７、１０３・・・ソース／ドレイン領域
６９・・・ＣｏＳｉ2膜
７１、１０１・・・側壁膜
７３、１０５・・・ＳｉＯ2膜
７５・・・ＴｉＮ膜
７７・・・Ｗ膜
７９・・・Ａｌ層とＣｕ層の積層膜

Claims (5)

  1. 半導体基板、
    前記半導体基板上に形成された、ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物を含み、前記金属とＢとの化合物を含む第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に形成された金属ゲート電極と、前記第一のゲート絶縁膜の両脇に形成されたｎ型ソース・ドレイン領域とを備えるｎ型電界効果トランジスタ、及び
    前記半導体基板上に形成された、前記ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物を含み、かつ前記金属とＢとの化合物を含まない第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に形成された前記ｎ型電界効果トランジスタのゲート電極と同じ金属を含むゲート電極と、前記第二のゲート絶縁膜の両脇に形成されたｐ型ソース・ドレイン領域とを備えるｐ型電界効果トランジスタを具備することを特徴とする相補型電界効果トランジスタ。
  2. 前記ｎ型及びｐ型電界効果トランジスタのゲート電極の金属は、Ｍｏ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉのいずれか、あるいはＭｏ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗのいずれかを含む合金であることを特徴とする請求項１記載の相補型電界効果トランジスタ。
  3. 前記第一のゲート絶縁膜中の前記化合物の濃度は、前記半導体基板側よりも前記金属ゲート電極側において高いことを特徴とする請求項１乃至２のいずれかに記載の相補型電界効果トランジスタ。
  4. 半導体基板のｎ型及びｐ型電界効果トランジスタの予定領域上にゲート絶縁膜となるＩＶ族の金属及びランタン系列の金属のいずれかの酸化物膜を形成する工程と、
    前記酸化物膜の上にゲート電極となる金属膜を形成する工程と、
    前記ｎ型及び前記ｐ型電界効果トランジスタ予定領域のうち、前記ｎ型電界効果トランジスタ予定領域の前記金属膜にのみ選択的にＢを導入する工程と、
    熱処理によって、前記金属膜に導入されたＢを前記ｎ型電界効果トランジスタ予定領域の前記酸化物膜に拡散すると共に前記ＩＶ族の金属及びランタン系列の金属のいずれかの酸化物膜中の金属とＢとの化合物を形成する工程とを備えることを特徴とする相補型電界効果トランジスタの製造方法。
  5. 前記金属膜は、Ｍｏ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉのいずれか、あるいはＭｏ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗのいずれかを含む合金であることを特徴とする請求項４に記載の相補型電界効果トランジスタの製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098516B2 (en) * 2004-05-24 2006-08-29 Texas Instruments Incorporated Refractory metal-based electrodes for work function setting in semiconductor devices
JP2006013092A (ja) * 2004-06-25 2006-01-12 Rohm Co Ltd 半導体装置及びその製造方法
JP4792716B2 (ja) * 2004-07-06 2011-10-12 日本電気株式会社 半導体装置およびその製造方法
JP2006086511A (ja) * 2004-08-17 2006-03-30 Nec Electronics Corp 半導体装置
JP2006128547A (ja) * 2004-11-01 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP4372024B2 (ja) 2005-02-14 2009-11-25 株式会社東芝 Ｃｍｏｓ半導体装置
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
JP4205079B2 (ja) * 2005-06-03 2009-01-07 株式会社東芝 半導体装置およびその製造方法
JP4528727B2 (ja) * 2006-01-23 2010-08-18 株式会社東芝 半導体装置の製造方法
JP2007251030A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7666790B2 (en) * 2006-04-27 2010-02-23 International Business Machines Corporation Silicide gate field effect transistors and methods for fabrication thereof
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5178152B2 (ja) * 2007-11-05 2013-04-10 株式会社東芝 相補型半導体装置及びその製造方法
US7994036B2 (en) 2008-07-01 2011-08-09 Panasonic Corporation Semiconductor device and fabrication method for the same
CN108933083B (zh) 2017-05-22 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4830709A (ja) 1971-08-24 1973-04-23
JPS5145438A (ja) 1974-10-16 1976-04-17 Showa Tetsuko Kk
US6020243A (en) * 1997-07-24 2000-02-01 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
JP2000174135A (ja) * 1998-12-07 2000-06-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6596617B1 (en) * 2000-06-22 2003-07-22 Progressant Technologies, Inc. CMOS compatible process for making a tunable negative differential resistance (NDR) device
US6593618B2 (en) 2000-11-28 2003-07-15 Kabushiki Kaisha Toshiba MIS semiconductor device having an elevated source/drain structure
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TW200305976A (en) * 2001-04-03 2003-11-01 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
JP3768871B2 (ja) * 2001-12-18 2006-04-19 株式会社東芝 半導体装置の製造方法

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