В этом устройстве при отсутствии сигналов на выходах источников сообщений все вентили, включенные между RS-триггерами, открыты и в счетчике адресов циркулирует волна переключений , скорость которой определ етс лишь быстротой переключений триггеров и вентилей. При по влении сигнала на одном из источников дискретных сообщений вентиль, к которому подключен источник, запираетс , и волна переключений прекращаетс . При этом на выходе элемента И, соответствующего по вившемус сообщению, формируетс сигнал прерывани . Высока скорость волны переключений в данном устройстве исключает возможность пропуска сигналов, приход щих от источников сообщений в разное врем , однако при по влении нескольких сообщений одновременно , за врем обработки одного сообщени , пока волна переключений 3 955 остановлена, второй сигнал в случае его кратковременности может быть пропущен . Кроме того, при циркул ции волны переключений на выходе устройст ва могут по вл тьс кратковременные паразитные импульсы из-за влени гонок вследствие неодновременного переключени вентилей в схеме даже при от сутствии сигналов в .источниках сообщений , что может привести к ложным срабатывани м процессора. Таким образом , устройство обладает низкой надежностью . Наиболее близким к предлагаемому вл етс устройство дл опроса истомНИКОВ дискретных сообщений, содержащее счетчик адресов сообщений, выполненный в виде кольцевого сдвигового регистра, состо щего из RS-триггеров, св занн э1х между собой через вентили, к запрещающим входам которых подключены источники дискретных сообщений, причем св зи от конца сдвигового регистра к его началу перекрещены таким образом, что при единичном состо нии конечного триггера и открытых вентил х на входы начального триггера подаютс сигналы, устанавливающие его 3 нулевое состо ние, а также содержит коммутатор сообщений в виде набора элементов Н, на входы которых подключены разноименные выходы от двух соседних триггеров, и выход соответстзук цего источника сообщений 2. В известном устройстве при отсутст вии сигналов на выходе источников дискретных сообщений все вентили, включенные между RS-триггерами, открыты , все элементы И заблокированы нулевыми сигналами от источников сообщений и в счетчике адресов циркулирует волна переключений, однако б отличие от последнего при этом на выходах элементов И не возникает никаких даже кратковременных импульсов, так как они заблокированы нулевыми сигналами от источников сигналов. Таким об разом, в известном устройстве счетчик адресов ЯЕ|Л етс одновременно и генератором тактирующих импульсов опроса источников дискретных сообщений. При по влении сигнала в одноь из источников сообщений вентиль, к которому подключен источник сообщений, запираетс , прекращаетс волна переключений и на выходе соответствующег элемента И формируетс сигнал прерыв ии , который может быть использован в процессоре дл запуска программы обработки по вившегос дискретного сообщени , В известном устройстве при по влении двух или нескольких дискретных сообщений одновременно или в близкие моменты времени при условии, что некоторые из дискретных сообщений приход т в виде кратковременных сигналов, за врем обработки одного дискретного сообщени , пока волна переключений остановлена, другие сообщени могут быть пропущены. Таким образом, известное устройство опроса источников дискретных сообщений обладает весьма низкой надежностью. Цель изобретени - повышение надежности устройства путем исключени пропуска кратковременных сигналов дискретных сообщений. Поставленна цель достигаетс тем, что в устройство, содержащее генератор тактирующих импульсов, счетчик адресов, подключенный к первому коммутатору , введены блок оперативной пам ти, первый и второй D-триггеры, инвертор, генератор одиночных импуль-. сов, первый, второй и третий элементы И, первый и второй элементы ИЛИ, второй и третий коммутаторы, причем адресный вход блока оперативной пам ти соединен с адресным входом первого коммутатора и вл етс информационным выходом устройства, выход первого коммутатора подключен к rtep вому входу первого элемента И и к перврму входу третьего коммутатора, второй вход которого соединен с вторым входом первого элемента И и подключен к первому выходу блока оперативной пам ти , а выход третьего коммутатора св зан через первый О-триггер с первым входом блока оперативной пам ти, выход первого элемента И подключен к первому входу элемента ИЛИ и к первому входу второго элемента И, второй вход которого соединен с первым входом третьего элемента И и подключен к второму выходу блока оперативной пам ти, который вл етс сигнальным выходом устройства, выход второго элемента И подключен к второму входу первого элемента ИЛИ, выход которого через последовательно включенные второй элемент ИЛИ и второй D-триггер, соединен с вторым входом блока оперативной пам ти, выход генератора тактирующих импульсов подключен к синхронизирующим входам первого и второго D-триггеров, к первому входу второго коммутатора и к второму входу третье элемента И, выход которого подключен к второму входу второго коммутатора, выход которого подключен к счетному входу счетчика адресов, третьи входы второго и третьего коммутаторов соединены с вторым входом второго элемента ИЛИ и подключены к выходу инвертора , вход которого соединен с че вертыми входами второго и третьего коммутаторов, с входом генератора.од ночных импульсов и. вл етс управл ющим входом устройства, а выход гене ратора одиночных импульсов соединен входом начальной установки счетчика адресов. На фиг. 1 показана структурна сх ма предлагаемого устройства; на фиг. временна диаграмма дл двух режимов его работы. Устройство содержит генератор 1 тактирующих импульсов, второй коммутатор 2, элемент И 3, счетчик 4 адресов дискретных сообщений, блок 5 оперативной пам ти, первый коммутатор 6, третий коммутатор 7, первый 0 триггер 8, первый элемент И 9 вто рой элемент И 10, первый элемент ИЛИ 11, второй элемент ИЛИ 12, второй D-триггер 13, управл ющую шику I ;инвертор 15,. генератор 16 одиночных импульсов. Устройство работает следующим образом . Сигнал источника имеет единичное значение или нулевое (при отсутствии сообщени ). При поступлении на управл ющую шину Ц низкого потенциала, например, от процессора, единичный сигнал с выхода инвертора 15 открывает коммутаторы 2 и 7 по их первым входам и открывает элемент ИЛИ 12. При этом тактирующие импульсы от генератора 1 через коммутатор 2 поступают на счет чик , который в процессе счета тактирующих импульсов с помощью коммутатора .6 сообщений поочередно передает сигналы от источников дискретных сообщений на вход элемента И 9 и через коммутатор 7 - на вход D-триггера 8, куда сигнал записываетс тaктиpyющй f импульсом от генератора 1, а затем переписываетс в первый разр д блока 5. Таким образом, за один цикл опроса источников дискретных сообщений сигналы от всех источников будут .записаны в первый разр д соответст .вующих чеек блока 5, адреса которых. 9 56 формируемые счетчиком k, совпадают с адресами источников дискретных сообщений . RO всех последующих циклах опроса источников дискретных сообщений одновременно с поступлением си|- нала от очередного источника через коммутатор 6 сообщений на пр мой вход элемента И 9 на его инверсный вход поступает с выхода первого разр да блока 5 значение этого же сигнала, зафиксированное в блоке 5 в предыдущем цикле опроса источников дискретных сообщений. В этом случае, если в предыдущем цикле опроса сигнал источника имел нулевое значение, а в текущем цикле имеет единичное значение , что свидетельствует о приходе соответствующего дискретного сообщени , то на выходе элемента И 9 формируетс единичный сигнал, который через элемент ИЛИ 11 и вентиль 12 записываетс а 0 триггер 13 под воздействием тактирующего импульса от генератора 1, а затем переписываетс во второй разр д чейки блока 5i адрес которой совпадает с адресом источника дискретных сообщений. В противном случае, если за врем между двум циклами опроса не возникает дискретного сообщени , на выходе элемента И 9 формируетс нулевой сигнал открывающий элемент И 10. При этом значение сигнала, записанное во второй разр д чейки ОЗУ 5 в предыдущем цикле опроса, с выхода второго разр да блока 5 через элементы И 10, ИЛИ 11 и вентиль 12 записываетс в О-триггер 13, а затем переписываетс во второй разр д той же чейки бло ка 5. Таким образом, в процессе опроса источников дискретных сообщений во втором разр де чеек блока 5, количество которых равно количеству источников дискретных сообщений, фиксируютс факты по влени дискретных сообщений на всех источниках. При поступлении на управл ющую ину Ц высокого потейциала, наприер сигнала от процессора, свидетельтвующего о готовности процессора к бработке дискретных сообщений, сигал иины переключает коммутатоы 2 и 7 в состо ние, пропускающее а выход коммутаторов сигналы с Ьтороо их входа и запирает элемент ИЛИ 12, результате чего на его выходе форируетс нулевой сигнал. Одновремено под воздействием сигнала шины I енератор 16 одиночных импульсов фор795 мирует импульс, устанавливающий счетчик а начальное состо ние, после чего устройство переходит в режим опроса второго разр да чеек блока 5. Тактирующие импульсы от генератора 1 поступают через элемент И 3 и коммутатор 2 на счетчик 4, который в процессе счета импульсов формирует пооче редно адреса чеек блока 5. При этом с выхода первого разр да блока 5 сигнал считываетс и через коммутатор 7 и О-триггер 8 вновь записываетс в ту же чейку. Сигнал с выхода второго разр да блока 5 поступает на сигнальный выход устройства и на инверсный вход элемента И 3, а на вход второго разр да блока 5 поступает нулевой сигнал с вентил 12 через Ц-три гер 13. Так происходит до тех пор, пока на выходе второго разр да блока не по витс первый единичный сигнал. Последний закрывает элемент И 3 и блокирует таким образом изменение адресов в счетчике , При этом на сигна ном и кодовом выходах устройства формируютс соответственно единичный сиг нал наличи дискретного сообщени и его код. Указанные сигналы фиксируютс 3 процессоре, из которого на ши . ну Н поступает низкий потенциал. При этом во второй разр д чейки блока 5, в котором был/зафиксирован приход дискретного сообщени , записываетс нулевой сигнал и устройство вновь пер ключаетс в режим опроса источников дискретных сообщений, изложенный выше Таким образом, врем , в течение ко торого не производитс опрос источников дискретных сообщений, складываетс из времени счета счетчика k ют начального состо ни до адреса первой чейки блока 5,.в которой зафиксирова приход дискретного сообщени , и времени , необходимого дл фиксации кода прин того дискретного сообщени в устройстве, подключенном к выходу пре лагаемого устройства, например процессоре . При высоком быстродействии, элементной базы это врем может быть сравнительно малым, что гарантирует надежную фиксацию и обработку дискрет ных сообщений, представленных даже кратковременными импульсами. Эффективность изобретени высока при опросе большого числи источников дискретных сообщений, часть из которых представлена кратковременными оди ночными импульсами, возникающими в 58 произвольные моменты времени, так как предлагаемое устройство позвол ет надежно зафиксировать в блоке 5, а затем последовательно йбработать дискретные сообщени , число которых определ етс объемом пам ти блока 5 и количеством входов коммутатора 6 сообщений . Формула изобретени Устройство дл огфоса источников дискретных сообщений, содержащее генератор тактирующих импульсов, счетчик адресов, подключенный к первому коммутатору , отли чающеес тем, что, с целью повышени надежности устройства , в него введены блок опера тивной пам ти, первый и второй D-триггеры , инвертор, генератор одиночных импульсов, первый, второй и третий элементы И, первый и второй элементы ИЛИ, второй и третий коммутаторы, адресный вход блока оперативной пам ти соединены с адресным входом первого коммутатора и вл етс информационным выходом устройства, выход первого коммутатора подключен к первому входу первого элемента И и к первому входу третьего коммутатора, второй вход которого соединен с вторым входом первого элемента И и подключен к первому выходу блока оперативной пам ти, а выход третьего коммутатора св зан через первый D-триггер с первым входом блока оперативной пам ти, выход первого элемента И подключен к первому входу первого элемента ИЛИ и к первому входу второго элемента И, второй вход которого соединен с первым входом третьего элемента И и подключен к второму выходу блока оперативной пам ти; который вл етс сигнальным выходом устройства , выход второго элемента И подключен к второму входу первого элемента ИЛИ, выход которого через последовательно включенные второй элемент ИЛИ и второй D-триггер соединен с вторым входом блока оперативной пам ти, выход генератора тактирующих импульсов подключен к синхронизирующим входам первого и второго О-триггеров, к первому входу второго коммутатора и к второму входу третьего элемента И, выход которого подключен к второму входу второго коммутатора, выход которого подключен к счетному входу счетчика адресов, третьи входы второ995 го и третьего коммутаторов соединены с вторым входом второго элемента ИЛИ и подключены к выходу инвертора, вход которого соединен с четвертыми входами второго, и третьего коммутаторов, с входом генератора одиночных импульсов и вл етс управл ющим входом устройства, а выход генератора одиночных импульсов соединен с входом на510 чальной установки счетчика адресов . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N- , кл. G 06 F 3/Oi, 1975.