SU1488802A1 - Устройство для ассоциативной загрузки вектора данных переменного формата - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, ориентированных на ассоциативную обработку данных переменного формата,

в векторных и конвейерных многопроцессорных ЭВМ, а также в автоматизированных банках данных. Цель изобретения - расширение функциональных возможностей за счет формирования из

множественного потока данных переменного формата вектора с заданным интервалом значений его компонентов. Устройство содержит два регистра, шесть схем сравнения, три элемента задержки, элемент НЕ, два счетчика, четыре дешифратора и триггер, два коммутатора, семь элементов И, генератор тактовых импульсов. Устройство обеспечивает формирование вектора, содержащего компоненты заданного формата, значения которых находятся в установленном интервале, из потока операндов переменного формата. Расстановка компонентов вектора производится на основе анализа по типу и значениям операндов с последовательным их выбором из принятого сообщения. Устройство формирует сигнал готовности к считыванию вектора по зал вершении расстановки его компонентов

либо по окончании передачи сообщений “ источникам информации. 3 ил.

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, ориентированных на ассоциативную обработку данных переменного формата, в векторных и конвейерных многопро- цессорных ЭВМ, а также в автоматизированных банках данных.

Цель изобретения - расширение функциональных возможностей устройства за счет формирования из множественного потока операндов переменного

формата вектора с заданным интервалом значений его компонентов.

На фиг.1 показана структурная схема устройства; на фиг.2 и 3 - функциональные схемы узла выбора операнда и узла селекции компонента соответст венно.

Устройство (фиг.1) содержит регистр 1, коммутатор 2, регистр 3, дешифратор 4, коммутатор 5, группу блоков 6 элементов И, группу регистров 7, схемы 8 и 9 сравнения, дешифратор

00

00

00

О

го

³ 1488802

сравнения, элемент И 12,

'10, схему схему 13 сравнения, дешифратор 14, элемент НЕ 15, дешифратор 16, элемент'

И 17, счетчик 18, схему 19 сравнения, элемент 20 задержки, схему 2.1 сравнения,- элемент И 22, генератор 23 тактовых импульсов, регистр 24, счетчик. 25, элемент И 26, элемент 27 задержки, триггер 28, элемент И 29, ю элемент 30 задержки, элемент ИЛИ 31, элементы И 32 и 33, группу выходов 34 регистра 1, группу выходов 35 дешифратора 10, группу выходов 36 дешифратора 16, группу выходов 37 узла 15 2, группу выходов 38 дешифратора 4, группу выходов 39 дешифратора 14, группу выходов 40 узла 5, группу информационных входов 41 устройства,, вход 42 запуска устройства, сиг-г 20 нальный выход 43 устройства, группу кодовых входов 44 устройства, . группу входов 45 кода длины вектора устройства, вход 46 сброса устройства, группу информационных выходов 47 25

устройства, выход 48 готовности уст-< ройства и группу выходов 49 длины вектора устройства,

Коммутатор 2 (фиг. 2)· содержит труппы блоков 50 элементов И и группу 30 блоков 51 элементов ИЛИ.

Коммутатор 5 (фиг.З) содержит группы блоков 52-элементов Ии группу» блоков 53 элементов ИЛИ.

Принципы построения и работа уст- 35 ройства.

Исходное состояние устройства характеризуется тем, что триггер 28, счетчики 25 и 18 установлены в состояние "0" (не показано). 40

При необходимости использования устройства по входам 44 в регистр 3 подается слово, содержащее четыре поля. В первом поле указывается тип операнда, во втором - формат компо- 45 нентов вектора, в третьем и четвертом - начальная и конечная величины границ .интервала значений компонентов вектора соответственно.

По 'Входам 45 в регистр 24 заносится двоичный код требуемой длины вектора.

На входы 41 в сопровождении импульса запуска, поступающего по входу 42, подается последовательно по- $$ ток сообщений. Каждое сообщение содержит несколько полей. В первом поле указывается тип операндов, во втором — формат, а в третьем — коли—

50

чество операндов указанного формата. В поле данных содержатся операнды одного формата. При этом максимальный размер поля данных регистра 1 выбирается в соответствии с минимальным форматом операнда сообщения.

Устройство должно обеспечить поиск в потоке сообщений операндов заданного формата, а значение операндов должно принадлежать установленному ,интервалу. Из выбранных операндов затем формируется вектор, содержащий компоненты указанного формата. При этом максимальный формат одного компонента вектора должен соответствать максимальному формату входного операнда.

В рассматриваемом примере число выходных регистров 7 выбрано для двух компонентов максимального формата. Таким образом, в выходных регистрах 7 может разместиться вектор, содержащий два компонента максимального формата, четыре компонента среднего формата,восемь компонентов минимального формата.

При указанных условиях устройство работает следующим образом.

Пусть необходимо сформировать вектор,- содержащий восемь компонентов минимального формата, а на вход 41 устройства поступает поток сообщений с операндами различных форматов. При этом в регистре 24 установлен код числа восемь.

Взаимодействие устройства с источником операндов производится по системе "Запрос-ответ", исключающий потери информации.

В качестве сигнала запроса используется единичный сигнал с нулевого выхода триггера 28, поступающий на выход 43 устройства. По этому сигналу источник информации выдает сообщение по входу 41 в сопровождении сигнала запуска по входу 42. Сигналом запуска, выступающим в качестве сигнала ответа, триггер 28 устанавливается в состояние ”1". Единичным сигналом с единичного выхода триггера 28 открывается элемент И 26, через который разрешается поступление импульсов генератора 23 на элементы схемы устройства.

Пусть в регистре 3 установлены коды типа операндов П, и границы интервала А „ и А_к, а в регистре 1 нахо5 1488802 6

дится операнд типа П, минимального формата.

При этом, так как в регистр 1 принят операнд требуемого типа П,, схема 13 сравнения формирует единичный сигнал на выходе "Равно". Одновременно форматы операндов сообщения и требуемый регистра 3 сравниваются на схеме 11 сравнения, также в данном 10 случае формирующей единичный сигнал на выходе "Равно". Единичным сигналом с выхода элемента И 12 открывается по второму прямому входу элемент И 17, блокируется. по инверсному 15 входу элемент И 32 и разрешается дешифрация кода формата дешифратором 10.

Так как в регистре 1 находятся операнды с минимальным форматом, то 20 на выходе 35₀ дешифратора 10 формируется единичный сигнал, которым открыты блоки 50,, элементов И коммутатора 2.

Коммутатор 2 операнда обеспечивает по сигналам с выхода дешифратора )0 поочередную передачу операндов из поля данных регистра 1 через блоки 51 элементов ИЛИ на выходы 37 для записи их в регистры 7 в случае принадлежности заданному интервалу значений.

Выбор операнда минимального формата производится по сигналам дешифратора 16.

Так как счетчик 18 находится в нулевом состоянии, на выходе 36_О дешифратора 16 формируется единичный сигнал, которым открыт блок 50 _3| элементов И в коммутаторе 2. При этом операнд из поля данных по выходам 34, через блок 50элементов И, связанный монтажным ИЛИ с остальными блоками элементов И этой группы, передается через блок 51, элементов ИЛИ на выход 37, . Такое соединение выходов Позволяет перемещать операнд из любого места поля данных регистра 1 в начало, т.е. формировать его на выходах 37,.

> Операнд с выходов 37, поступает на первые входы схем 8 и 9 сравнения .

Пусть в регистре 3 установлены границы интервала А_н и А_к, а первый операнд А_о лежит в заданных преде- ,< лах. I

При этом₄ так как А„ = А_н, на выходе "Меньше" схемы 8 сравнения фор• · "Ч.·мируется нулевой сигнал, а ввиду то- , го, что А₀?А_к, то на выходе "Больше"’ схемы 9 сравнения присутствует также нулевой сигнал. Поэтому элемент И 17 открыт по обоим инверсным входам.

Счетчик 25 находится в нулевом состоянии и при этом на выходе 39_О дешифратора 14 формируется единичный сигнал, которым открыт блок 52 элементов И в коммутаторе 5.

Этот узел обеспечивает передачу выбранного компонента по сигналам дешифратора 14 и через открытые блоки 52 элементов И сигналами с выходов 38 дешифратора 4 в соответствии с установленным форматом в регистре 3.

В рассмотренном г случае на выходе 38_О дешифратора 4 формируется единичный сигнал, которым открыты блоки 52·^. Поэтому операнд передается через блок 53, элементов ИЛИ на выходы 40, коммутатора 5 и далее на входы блока 5, элементов И.

Импульсом генератора 23, проходящим через элемент И 26, элемент 27 задержки и элемент И 17, производится запись первого компонента в регистр 7, .

30 Элемент 27 задержки необходим для согласования времени поступления импульса.генератора на входы элементов И 6 с временем переходных процессов при передаче операнда из регистра 1

35 и определении его принадлежности требуемому интервалу значений.

. Задержанным импульсом элементом 20 задержки в счетчике 25 прибавляется единица и одновременно, так как

40 на выходе "Больше" схемы 19 сравнения присутствует единичный ¹ сигнал, через элемент И 22 в счетчике 18 также прибавляется единица по импульсу, проходящему элемент 30 задержки.

45 На выходе "Больше" схемы 21 сравнения удерживается единичный сигнал, которым открыты элементы й 17, 32 и 33. На выходе "Больше" схемы 19 сравнения также единичный сигнал,

50 закрывающий элемент И 29 по инверсному входу. Поэтому триггер 28? не меняет своего состояния.

На выходе 36, дешифратора 16 формируется единичный сигнал, которым 55 операнд из поля данных регистра 1 передается через открытый блок 50₃₂ коммутатора 2 через блок 51_г элементов ИЛИ на выходы 37_г и далее рассмотренным порядком, но уже открытыми

7

1488802

8

элементами И 5 2_г1единичным сигналом с выхода 39, дешифратора 14 через блок 53_г на выходы 40 ₂ коммутатора 5, а затем на входы элементов И. Затем изменения состояний элементов схемы производятся по импульсу генератора рассмотренным выше порядком.

Передача операнда из регистра 1 в очередной регистр 7 не производится в случаях, когда значение очередного операнда данного формата не принадлежит установленному интервалу ' значений в регистре 3 и когда тип принятого операнда в регистр 1 отлдчен от требуемого в регистре 3.

В первом случае, когда значение очередного операнда меньше А_м, схема 8 сравнения формирует на выходе "Меньше" единичный сигнал. Если же значение операнда больше А_к, то схема 9 сравнения на выходе "Больше" формирует единичный сигнал. В обоих случаях элемент И 17 закрыт, а число из регистра .1 в очередной регистр 7 не передается. При этом содержимое счетчика 25 не меняется, а в счетчике 18 прибавляется очередная единица и организуется новый такт просмотра оче,редного операнда..

Если значение счетчика 18 установилось равным величине поля регистра 1, то схема 19 сравнения на выходе "Больше" формирует нулевой сигнал, открывающий элемент И 29. При этом задержанным импульсом элементом 20 задержки одновременно с прибавлением единицы в счетчике 25 производится установка в состояние "0" счетчика 18 и, если на выходе "Болыце" схемы 21 сравнения присутствует единичный сигнал,¹ свидетельствующий о незавершении формирования вектора, триггер 28 устанавливается в состояние "О" через· открытый элемент И 33 и элемент ИЛИ 31. По единичному сигналу с нулевого выхода триггера 28 производится запрос очередного сообщения.

Во втором случае, когда тип принятого операнда отличен от установленного В регистре 3, на выходе "Равно" схемы 13 сравнения формируется нулевой сигнал, закрывающий через элемент И 12 элемент'И 17. При этом содержимое счетчика 25 не меняется, а задержанным сигналом элементом 30 задержки через открытый элемент И 32Г*по инверсному входу нулевым сигналом с ”· ¹ выхода элемента И I 2 и элемент ИЛИ

31 триггер 28 устанавливается в состояние "0", запрашивая очередное сообщение.

Устройство формирует сигнал готовности на выходе 48 в случаях, когда в счетчике 25 установлен код числа требуемого количества компонентов вектора, предварительно указанный в регистре 24 и когда источник сообщений завершил передачу информации.

В первом случае после передачи очередного операнда в регистр 7 в счетчике 25 сформирован код числа требуемого количества компонентов вектора. При этом единичный сигнал с выхода "Больше"'схемы 21 сравнения снимается, закрывая элементы И 17,

32 и 33, в результате чего триггер 28 остается в состоянии "1", а на выходе 48 появляется единичный сигнал.

Так как на выходе 43 единичный сигнал отсутствует, то запрос очередного сообщения не производится, а по единичному сигналу с выхода 48 происходит загрузка вектора, длина которого может быть считана с выходов 49.

Во втором случае источник информации по входу 46 выдает сигнал, устанавливающий в "0" регистр 24. При · этом единичный сигнал с выхода "Больше" схемы 21 сравнения снимается, формируя на выходе 48 единичный сигнал, определяя в дальнейшем рассмотренный выше порядок чтения информации из устройства.

Если требуется сформировать вектор со средним форматом компонентов, то для анализа передаются операнды через открытые блоки 50_α элементов И коммутатора 2. При этом по единичному сигналу с выхода 36_О дешифратора 16 на анализ поступают операнды через блоки 50 и50_г1, а по сигналу с выхода 36, - через открытые блоки 50 и 5024 , так как при таком формате в регистре 1 могут разместиться только два операнда.

Передача этих операндов, если они принадлежат заданному интервалу значений, производится через блоки 52₂ πό сигналам с выходов 39₀, 39,, 39_г, 39_?, так как в регистрах 7 можно разместить четыре компонента этого формата.

Аналогичным образом при формировании вектора с компонентами максималь9 ία;

ного формата обеспечивается передача только одного операнда на регистра I по сигналу дешифратора с выхода 36_О через открытые блоки И 50₍ коммутатора 2. Анализ принадлежности операнда установленному интервалу производится аналогично рассмотренному, а запись компонента осуществляется через открытые блоки 52₄ элементов И сигналом с выхода 38о и по двум сигналам дешифратора 1 4 - с выходов 39_О и 39, .

При необходимости формирования векторов с компонентами различных форматов устройство приводится к исходному состоянию.

Если требуется сформировать вектор, значение компонентов которого находится в пределах всего диапазона значений, то в третьем поле значений регистра 3 устанавливается нулевой код, а в четвертом поле - максимальный (единицы в каждом разряде поля). При этом при любом значении А в регистре. 1 на выходах "Меньше" схемы 8 сравнения и "Больше" схемы 9 сравнения формируются нулевые сигналы, удерживающие элемент И 17 в открытом состоянии.

Claims (1)

1. Формула изобретения

   Устройство для ассоциативной загрузки вектора данных переменного формата, содержащее первый регистр, группа информационных входов которого является группой входов потока сообщений устройства, второй регистр данных, группа информационных входов которого является группой входов кодов типа операндов и границ интервалов устройства, группу регистров, группу блоков элементов И, выходы которых подключены к информационным .входам одноименных регистров группы, выходы которых являются группами выходов вектора данных устройства, четыре схемы сравнения, два элемента задержки, два элемента И, элемент НЕ, третий регистр·, информационные входы и вход сброса которого являются соответственно группой входов кода длины вектора устройства и входом сброса устройства, первый счетчик, группа выходов которого является группой выходов кода длины вектора устройства, первый дешифратор и триггер, единичный вход которого является входом за12 10

   пуска устройства, выход наличия запроса которого подключен к нулевому выходу триггера, первая группа выходов второго регистра подключена к первой группе входов первой схемы сравнения, вторая группа входов которой соединена с первой группой выходов первого регистра, вход элемента НЕ соединен с выходом второй схемы сравнения, первая группа входов которой подключена к выходам третьего регистра, вторая группа входов второй схемы сравнения подключена к входам первого дешифратора и к выходам первого счетчика, счетный вход которого через первый элемент задержки соединен с управляющими входами блоков элементов И группы и с выходом первого элемента И, первый и второй инверсные входы которого подключены к выходам третьей и четвертой схем сравнения соответственно, вторая и третья группы выходов второго регистра соединены с первыми группами входов соответственно третьей и четвертой схем сравнения, выход элемента НЕ является выходом готовности устройства, отличающееся тем, что, с целью расширения функциональных возможностей.за счет формирования из множественного потока операндов переменного формата вектора с заданным интервалом значений его компонентов, в него введены второй, третий и четвертый дешифраторы, пятая и шестая схемы сравнения, третий, четвертый, пятый,'шестой и седьмой элементы И, первый и второй коммутаторы," второй счетчик, третий элемент задержки, элемент ИЛИ и генератор тактовых импульсов, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с единичным выходом триггера, нулевой вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого, соединены с выходами соответственно третьего и четвертого элементов И, первые входы которых подключены к первому прямому входу первого элемента И и к выходу второй' схемы сравнения, инверсный вход '· ' третьего элемента И соединен с вторым прямым входом первого элемента И, с входом синхронизации второго дешифратора и с выходом пятого элемента И, первый и второй входы которого соединены с выходами соответственно первой

   1 1

   .1488802

   I 2

   и пятой схем сравнения, первая группа входов пятой схемы сравнения подключена к входам второго дешифратора и к второй группе выходов первого ре- $ гистра, вторая группа входов пятой схемы сравнения соединена с входами третьего дешифратора и с четвертой группой выходов второго регистра, третья группа выходов первого регист-,ю ра подключена к первой группе входов шестой схемы сравнения, вторая группа входов которой соединена с входами четвертого дешифратора и выходами второго счетчика, вход сбро- (5 са которого подключен к второму входу четвертого элемента И и к выходу шестого элемента" И, инверсный вход которого соединен с выходом шестой схемы сравнения и с первым входом 20 седьмого элемента И, второй вход которого подключен к входу второго элемента задержки и через третий элемент задержки - к выходу второго элемента И, выход второго элемента задержки - 25 соединен с третьим входом третьего элемента И, третий прямой вход первого элемента И соединен с выходом третьего элемента задержки, выход седьмого элемента И соединен со счет ным входом второго' счетчика, прямой вход шестого элемента И соединен с выходом первого элемента задержки, группы информационных входов первого коммутатора соединены с группами выходов первого регистра, начиная с четвертой, первая„и вторая группы уп равняющих входов первого коммутатора соединены соответственно с группами выходов второго и четвертого дешифраторов , группа выходов первого коммутатора соединена с вторыми группами входов третьей и четвертой схем сравнения и с группой информационных входов второго коммутатора, первая и вторая группы управляющих входов которого соединены с выходами первого и третьего дешифраторов соответст венно, каждая группа выходов второго коммутатора соединена с группой информационных входов одноименного бло ка элементов И группы.

   Фиг.1

   1А88802

   Фиг 2

   1488802