SU1188737A1 - Устройство формировани адресов - Google Patents

Устройство формировани адресов Download PDF

Info

Publication number
SU1188737A1
SU1188737A1 SU843738879A SU3738879A SU1188737A1 SU 1188737 A1 SU1188737 A1 SU 1188737A1 SU 843738879 A SU843738879 A SU 843738879A SU 3738879 A SU3738879 A SU 3738879A SU 1188737 A1 SU1188737 A1 SU 1188737A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
elements
inputs
output
blocks
Prior art date
Application number
SU843738879A
Other languages
English (en)
Inventor
Виктор Валентинович Сыров
Сергей Игоревич Каминский
Original Assignee
Ордена Ленина Институт Кибернетики Им.В.М.Глушкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ордена Ленина Институт Кибернетики Им.В.М.Глушкова filed Critical Ордена Ленина Институт Кибернетики Им.В.М.Глушкова
Priority to SU843738879A priority Critical patent/SU1188737A1/ru
Application granted granted Critical
Publication of SU1188737A1 publication Critical patent/SU1188737A1/ru

Links

Landscapes

  • Executing Machine-Instructions (AREA)

Abstract

УСТРОЙСТВО ФОРМИРОВАНИЯ АДРЕСОВ, содержащее регистр модификации , выходной регистр, первую группу блоков элементов И, дешифратор и блок элементов ИЛИ,причем информационный вход регистра модификации  вл етс  входом модификации адреса устройства, первые входы блоков элементов И первой группы подключены к соответствующим выходам регистра модификации, вторые входы блоков элементов И первой группы соединены с соответствующими выходами первой группы дешифратора, группа входов которого  вл етс  группой входов логических условий устройства, выходы блоков элементов И первой группы подключены к соответствующим входам блока элементов ИЛИ, выход выходного регистра  вл етс  выходом устройства, отличающеес  тем, что, с целью расширени  функцио нальных возможностей путем увеличени  количества возможных направлений формировани  адресов, оно дополнительно содержит вторую группу блоков элементов И, элемент ИЛИ и сумматор, причем первый и второй информационные входы сумматора соединены соответственно с выходом блока элементов ИЛИ и выходом выходного pei-истра, вход переноса сумматора соединен с выходом элемента ИЛИ. входы которого соединены с первыми входами блоков элементов И второй группы и «g соответствующими выходами второй группы дещифратора, вторые входы блоков эле- СЛ ментов И второй группы соединены с соот- т ветствующими выходами регистра модифи- м кации, выходы блоков элементов И второй группы соединены с соответствующими § входами блока элементов ИЛИ, выход сумматора соединен с информационным входом выходного регистра. оо 00 оо

Description

Изобретение относитс  к вычислительной технике и предназначено дл  построени  микропрограммных устройств управлени  ЭВМ.
Цель изобретени  - расширение функциональных возможностей путем увеличени  количества возможных направлений формировани  адресов.
На чертеже приведена функциональна  схема предлагаемого устройства.
Устройство содержит регистр 1 модификации , вход 2 модификации адреса, первую группу блоков 3 элементов И, вторую группу блоков 4 элементов И, блок 5 элементов ИЛИ, дешифратор 6, сумматор 7, выходной регистр 8, группу 9 входов логических условий, выход 10 и элемент ИЛИ 11.
Предлагаемое устройство работает следующим образом.
В регистр 1 по входу 2 в текущий момент времени заноситс  адресна  часть микрокоманды, заполн юща  пол  модификации адреса. На дещифратор 6 по группе 9 входов устройства поступают результаты проверки условий. Количество полей модификации адреса и входов дешифратора соответствует количеству одновременно провер емых условий ветвлений. В результате на одном из выходов дешифратора 6 по вл етс  активный сигнал, соответствующий положительному результату проверки одного из условий (перва  группа выходов), положительному результату проверки нескольких условий (втора  группа выходов) или отсутствию положительного результата проверки. При активизации одного из выходов первой группы дешифратора 6 открываетс  один из элементов И 3 и на вход блока 5 элементов ИЛИ поступает соответствующий код модификации адреса из соответствующих полей регистра 1, с выхода которого он поступает на вход сумматора 7. В этом случае в выходной регистр 8 из сумматора 7 заноситс  адрес, равный А + М;, где А - текущее содержимое регистра 8; Mt - содержимое выбранного i-ro пол  модификации, ,..., S). При активизации одного из выходов второй группы дешифратора 6 открываетс  один из элементов И 4, и на вход сумматора 7 поступает соответствующий код модификации адреса из соответствующих полей регистра 1, а через элемент ИЛИ 11 активизируетс  шина входного переноса сумматора 7. В этом случае в выходной регистр 8 из сумматора 7 заноситс  адрес, равный А+М,+ 1. При активизации выхода дешифратора, соответствующего отсутствию положительного результата проверки услоВИЙ , все элементы И 3 и 4 закрыты. В этом случае в выходной регистр 8 из сумматора 7 заноситс  адрес, равный А+1. Таким образом, предлагаемое устройство обеспечивает реализацию условных переходов по одному из 2S+1 направлений.
м/ w
- -
5
-
b Ф
J/
l/ i/ i/

Claims (1)

  1. УСТРОЙСТВО ФОРМИРОВАНИЯ АДРЕСОВ, содержащее регистр модификации, выходной регистр, первую группу блоков элементов И, дешифратор и блок элементов ИЛИ,причем информационный вход регистра модификации является входом модификации адреса устройства, первые входы блоков элементов И первой группы подключены к соответствующим выходам регистра модификации, вторые входы блоков элементов И первой группы соединены с соответствующими выходами первой группы дешифратора, группа входов которого является группой входов ло гических условий устройства, выходы блоков элементов И первой группы подключены к соответствующим входам блока элементов ИЛИ, выход выходного регистра является выходом устройства, отличающееся тем, что, с целью расширения функцио нальных возможностей путем увеличения количества возможных направлений формирования адресов, оно дополнительно содержит вторую группу блоков элементов И, элемент ИЛИ и сумматор, причем первый и второй информационные входы сумматора соединены соответственно с выходом блока элементов ИЛИ и выходом выходного регистра, вход переноса сумматора соединен с выходом элемента ИЛИ.
    входы которого соединены с первыми входами блоков элементов И второй группы и соответствующими выходами второй группы дешифратора, вторые входы блоков элементов И второй группы соединены с соответствующими выходами регистра модификации, выходы блоков элементов И второй группы соединены с соответствующими входами блока элементов ИЛИ, выход сумматора соединен с информационным входом выходного регистра.
    QO QO
    737
SU843738879A 1984-05-08 1984-05-08 Устройство формировани адресов SU1188737A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843738879A SU1188737A1 (ru) 1984-05-08 1984-05-08 Устройство формировани адресов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843738879A SU1188737A1 (ru) 1984-05-08 1984-05-08 Устройство формировани адресов

Publications (1)

Publication Number Publication Date
SU1188737A1 true SU1188737A1 (ru) 1985-10-30

Family

ID=21118284

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843738879A SU1188737A1 (ru) 1984-05-08 1984-05-08 Устройство формировани адресов

Country Status (1)

Country Link
SU (1) SU1188737A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US № 3634883, кл. G 06 F 9/36, 1972. Ветас В. Г., Жинтелис Г. Б. Типовые фрагменты структур адресации микропрограммных устройств управлени .- УСиМ 1975, рис. 7. *

Similar Documents

Publication Publication Date Title
US4785421A (en) Normalizing circuit
KR950033803A (ko) 다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법
JPS58172754A (ja) マイクロワ−ド制御装置
KR940005202B1 (ko) 비트 순서 전환 장치
EP0082980A1 (en) Signal transfer arrangement using a bus as a storage device
KR870009595A (ko) 직렬-비트 2의 보수 디지탈 신호 처리 장치
SU1188737A1 (ru) Устройство формировани адресов
US4791599A (en) Auto-correlation arrangement
KR940001556B1 (ko) 디지탈신호처리장치
US4723258A (en) Counter circuit
KR0185407B1 (ko) 기록 승인 회로
SU1488802A1 (ru) Устройство для ассоциативной загрузки вектора данных переменного формата
SU1465997A1 (ru) Асинхронный распределитель
SU962943A1 (ru) Микропрограммное устройство управлени
SU913367A1 (ru) Устройство для сравнения двоичных чисел 1
SU1192135A1 (ru) Коммутатор
SU1700560A1 (ru) Микропрограммное устройство сопр жени
SU1166109A2 (ru) Микропрограммное управл ющее устройство
JP2922963B2 (ja) シーケンスコントローラ
SU896623A1 (ru) Устройство управлени конвейерным вычислительным устройством
SU1430959A1 (ru) Устройство дл контрол хода микропрограмм
SU1481749A1 (ru) Устройство дл умножени
SU1003076A1 (ru) Двоичный сумматор
SU877618A1 (ru) Регистр сдвига
SU1679667A1 (ru) Устройство для мажоритарного выбора асинхронных сигналов