Claims (2)
В этом устройстве при отсутствии сигналов на выходах источников сообщений все вентили, включенные между RS-триггерами, открыты и в счетчике адресов циркулирует волна переключений , скорость которой определ етс лишь быстротой переключений триггеров и вентилей. При по влении сигнала на одном из источников дискретных сообщений вентиль, к которому подключен источник, запираетс , и волна переключений прекращаетс . При этом на выходе элемента И, соответствующего по вившемус сообщению, формируетс сигнал прерывани . Высока скорость волны переключений в данном устройстве исключает возможность пропуска сигналов, приход щих от источников сообщений в разное врем , однако при по влении нескольких сообщений одновременно , за врем обработки одного сообщени , пока волна переключений 3 955 остановлена, второй сигнал в случае его кратковременности может быть пропущен . Кроме того, при циркул ции волны переключений на выходе устройст ва могут по вл тьс кратковременные паразитные импульсы из-за влени гонок вследствие неодновременного переключени вентилей в схеме даже при от сутствии сигналов в .источниках сообщений , что может привести к ложным срабатывани м процессора. Таким образом , устройство обладает низкой надежностью . Наиболее близким к предлагаемому вл етс устройство дл опроса истомНИКОВ дискретных сообщений, содержащее счетчик адресов сообщений, выполненный в виде кольцевого сдвигового регистра, состо щего из RS-триггеров, св занн э1х между собой через вентили, к запрещающим входам которых подключены источники дискретных сообщений, причем св зи от конца сдвигового регистра к его началу перекрещены таким образом, что при единичном состо нии конечного триггера и открытых вентил х на входы начального триггера подаютс сигналы, устанавливающие его 3 нулевое состо ние, а также содержит коммутатор сообщений в виде набора элементов Н, на входы которых подключены разноименные выходы от двух соседних триггеров, и выход соответстзук цего источника сообщений 2. В известном устройстве при отсутст вии сигналов на выходе источников дискретных сообщений все вентили, включенные между RS-триггерами, открыты , все элементы И заблокированы нулевыми сигналами от источников сообщений и в счетчике адресов циркулирует волна переключений, однако б отличие от последнего при этом на выходах элементов И не возникает никаких даже кратковременных импульсов, так как они заблокированы нулевыми сигналами от источников сигналов. Таким об разом, в известном устройстве счетчик адресов ЯЕ|Л етс одновременно и генератором тактирующих импульсов опроса источников дискретных сообщений. При по влении сигнала в одноь из источников сообщений вентиль, к которому подключен источник сообщений, запираетс , прекращаетс волна переключений и на выходе соответствующег элемента И формируетс сигнал прерыв ии , который может быть использован в процессоре дл запуска программы обработки по вившегос дискретного сообщени , В известном устройстве при по влении двух или нескольких дискретных сообщений одновременно или в близкие моменты времени при условии, что некоторые из дискретных сообщений приход т в виде кратковременных сигналов, за врем обработки одного дискретного сообщени , пока волна переключений остановлена, другие сообщени могут быть пропущены. Таким образом, известное устройство опроса источников дискретных сообщений обладает весьма низкой надежностью. Цель изобретени - повышение надежности устройства путем исключени пропуска кратковременных сигналов дискретных сообщений. Поставленна цель достигаетс тем, что в устройство, содержащее генератор тактирующих импульсов, счетчик адресов, подключенный к первому коммутатору , введены блок оперативной пам ти, первый и второй D-триггеры, инвертор, генератор одиночных импуль-. сов, первый, второй и третий элементы И, первый и второй элементы ИЛИ, второй и третий коммутаторы, причем адресный вход блока оперативной пам ти соединен с адресным входом первого коммутатора и вл етс информационным выходом устройства, выход первого коммутатора подключен к rtep вому входу первого элемента И и к перврму входу третьего коммутатора, второй вход которого соединен с вторым входом первого элемента И и подключен к первому выходу блока оперативной пам ти , а выход третьего коммутатора св зан через первый О-триггер с первым входом блока оперативной пам ти, выход первого элемента И подключен к первому входу элемента ИЛИ и к первому входу второго элемента И, второй вход которого соединен с первым входом третьего элемента И и подключен к второму выходу блока оперативной пам ти, который вл етс сигнальным выходом устройства, выход второго элемента И подключен к второму входу первого элемента ИЛИ, выход которого через последовательно включенные второй элемент ИЛИ и второй D-триггер, соединен с вторым входом блока оперативной пам ти, выход генератора тактирующих импульсов подключен к синхронизирующим входам первого и второго D-триггеров, к первому входу второго коммутатора и к второму входу третье элемента И, выход которого подключен к второму входу второго коммутатора, выход которого подключен к счетному входу счетчика адресов, третьи входы второго и третьего коммутаторов соединены с вторым входом второго элемента ИЛИ и подключены к выходу инвертора , вход которого соединен с че вертыми входами второго и третьего коммутаторов, с входом генератора.од ночных импульсов и. вл етс управл ющим входом устройства, а выход гене ратора одиночных импульсов соединен входом начальной установки счетчика адресов. На фиг. 1 показана структурна сх ма предлагаемого устройства; на фиг. временна диаграмма дл двух режимов его работы. Устройство содержит генератор 1 тактирующих импульсов, второй коммутатор 2, элемент И 3, счетчик 4 адресов дискретных сообщений, блок 5 оперативной пам ти, первый коммутатор 6, третий коммутатор 7, первый 0 триггер 8, первый элемент И 9 вто рой элемент И 10, первый элемент ИЛИ 11, второй элемент ИЛИ 12, второй D-триггер 13, управл ющую шику I ;инвертор 15,. генератор 16 одиночных импульсов. Устройство работает следующим образом . Сигнал источника имеет единичное значение или нулевое (при отсутствии сообщени ). При поступлении на управл ющую шину Ц низкого потенциала, например, от процессора, единичный сигнал с выхода инвертора 15 открывает коммутаторы 2 и 7 по их первым входам и открывает элемент ИЛИ 12. При этом тактирующие импульсы от генератора 1 через коммутатор 2 поступают на счет чик , который в процессе счета тактирующих импульсов с помощью коммутатора .6 сообщений поочередно передает сигналы от источников дискретных сообщений на вход элемента И 9 и через коммутатор 7 - на вход D-триггера 8, куда сигнал записываетс тaктиpyющй f импульсом от генератора 1, а затем переписываетс в первый разр д блока 5. Таким образом, за один цикл опроса источников дискретных сообщений сигналы от всех источников будут .записаны в первый разр д соответст .вующих чеек блока 5, адреса которых. 9 56 формируемые счетчиком k, совпадают с адресами источников дискретных сообщений . RO всех последующих циклах опроса источников дискретных сообщений одновременно с поступлением си|- нала от очередного источника через коммутатор 6 сообщений на пр мой вход элемента И 9 на его инверсный вход поступает с выхода первого разр да блока 5 значение этого же сигнала, зафиксированное в блоке 5 в предыдущем цикле опроса источников дискретных сообщений. В этом случае, если в предыдущем цикле опроса сигнал источника имел нулевое значение, а в текущем цикле имеет единичное значение , что свидетельствует о приходе соответствующего дискретного сообщени , то на выходе элемента И 9 формируетс единичный сигнал, который через элемент ИЛИ 11 и вентиль 12 записываетс а 0 триггер 13 под воздействием тактирующего импульса от генератора 1, а затем переписываетс во второй разр д чейки блока 5i адрес которой совпадает с адресом источника дискретных сообщений. В противном случае, если за врем между двум циклами опроса не возникает дискретного сообщени , на выходе элемента И 9 формируетс нулевой сигнал открывающий элемент И 10. При этом значение сигнала, записанное во второй разр д чейки ОЗУ 5 в предыдущем цикле опроса, с выхода второго разр да блока 5 через элементы И 10, ИЛИ 11 и вентиль 12 записываетс в О-триггер 13, а затем переписываетс во второй разр д той же чейки бло ка 5. Таким образом, в процессе опроса источников дискретных сообщений во втором разр де чеек блока 5, количество которых равно количеству источников дискретных сообщений, фиксируютс факты по влени дискретных сообщений на всех источниках. При поступлении на управл ющую ину Ц высокого потейциала, наприер сигнала от процессора, свидетельтвующего о готовности процессора к бработке дискретных сообщений, сигал иины переключает коммутатоы 2 и 7 в состо ние, пропускающее а выход коммутаторов сигналы с Ьтороо их входа и запирает элемент ИЛИ 12, результате чего на его выходе форируетс нулевой сигнал. Одновремено под воздействием сигнала шины I енератор 16 одиночных импульсов фор795 мирует импульс, устанавливающий счетчик а начальное состо ние, после чего устройство переходит в режим опроса второго разр да чеек блока 5. Тактирующие импульсы от генератора 1 поступают через элемент И 3 и коммутатор 2 на счетчик 4, который в процессе счета импульсов формирует пооче редно адреса чеек блока 5. При этом с выхода первого разр да блока 5 сигнал считываетс и через коммутатор 7 и О-триггер 8 вновь записываетс в ту же чейку. Сигнал с выхода второго разр да блока 5 поступает на сигнальный выход устройства и на инверсный вход элемента И 3, а на вход второго разр да блока 5 поступает нулевой сигнал с вентил 12 через Ц-три гер 13. Так происходит до тех пор, пока на выходе второго разр да блока не по витс первый единичный сигнал. Последний закрывает элемент И 3 и блокирует таким образом изменение адресов в счетчике , При этом на сигна ном и кодовом выходах устройства формируютс соответственно единичный сиг нал наличи дискретного сообщени и его код. Указанные сигналы фиксируютс 3 процессоре, из которого на ши . ну Н поступает низкий потенциал. При этом во второй разр д чейки блока 5, в котором был/зафиксирован приход дискретного сообщени , записываетс нулевой сигнал и устройство вновь пер ключаетс в режим опроса источников дискретных сообщений, изложенный выше Таким образом, врем , в течение ко торого не производитс опрос источников дискретных сообщений, складываетс из времени счета счетчика k ют начального состо ни до адреса первой чейки блока 5,.в которой зафиксирова приход дискретного сообщени , и времени , необходимого дл фиксации кода прин того дискретного сообщени в устройстве, подключенном к выходу пре лагаемого устройства, например процессоре . При высоком быстродействии, элементной базы это врем может быть сравнительно малым, что гарантирует надежную фиксацию и обработку дискрет ных сообщений, представленных даже кратковременными импульсами. Эффективность изобретени высока при опросе большого числи источников дискретных сообщений, часть из которых представлена кратковременными оди ночными импульсами, возникающими в 58 произвольные моменты времени, так как предлагаемое устройство позвол ет надежно зафиксировать в блоке 5, а затем последовательно йбработать дискретные сообщени , число которых определ етс объемом пам ти блока 5 и количеством входов коммутатора 6 сообщений . Формула изобретени Устройство дл огфоса источников дискретных сообщений, содержащее генератор тактирующих импульсов, счетчик адресов, подключенный к первому коммутатору , отли чающеес тем, что, с целью повышени надежности устройства , в него введены блок опера тивной пам ти, первый и второй D-триггеры , инвертор, генератор одиночных импульсов, первый, второй и третий элементы И, первый и второй элементы ИЛИ, второй и третий коммутаторы, адресный вход блока оперативной пам ти соединены с адресным входом первого коммутатора и вл етс информационным выходом устройства, выход первого коммутатора подключен к первому входу первого элемента И и к первому входу третьего коммутатора, второй вход которого соединен с вторым входом первого элемента И и подключен к первому выходу блока оперативной пам ти, а выход третьего коммутатора св зан через первый D-триггер с первым входом блока оперативной пам ти, выход первого элемента И подключен к первому входу первого элемента ИЛИ и к первому входу второго элемента И, второй вход которого соединен с первым входом третьего элемента И и подключен к второму выходу блока оперативной пам ти; который вл етс сигнальным выходом устройства , выход второго элемента И подключен к второму входу первого элемента ИЛИ, выход которого через последовательно включенные второй элемент ИЛИ и второй D-триггер соединен с вторым входом блока оперативной пам ти, выход генератора тактирующих импульсов подключен к синхронизирующим входам первого и второго О-триггеров, к первому входу второго коммутатора и к второму входу третьего элемента И, выход которого подключен к второму входу второго коммутатора, выход которого подключен к счетному входу счетчика адресов, третьи входы второ995 го и третьего коммутаторов соединены с вторым входом второго элемента ИЛИ и подключены к выходу инвертора, вход которого соединен с четвертыми входами второго, и третьего коммутаторов, с входом генератора одиночных импульсов и вл етс управл ющим входом устройства, а выход генератора одиночных импульсов соединен с входом на510 чальной установки счетчика адресов . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N- , кл. G 06 F 3/Oi, 1975. In this device, when there are no signals at the outputs of the message sources, all the gates connected between the RS-flip-flops are open and a switching wave circulates in the address counter, the speed of which is determined only by the speed of the flip-flop triggers and gates. When a signal appears on one of the discrete message sources, the valve to which the source is connected is closed, and the switching wave stops. At the same time, at the output of the And element corresponding to the above message, an interrupt signal is generated. The high speed of the switching wave in this device eliminates the possibility of passing signals coming from the sources of messages at different times, however, when several messages appear simultaneously, during the processing of one message, while the switching wave 3 955 is stopped, the second signal can, if short, missed In addition, when the switching wave circulates at the output of the device, short-term parasitic pulses may appear due to the occurrence of races due to non-simultaneous switching of valves in the circuit, even if there are no signals in the message sources, which can lead to spurious processor operations. Thus, the device has low reliability. The closest to the present invention is a device for polling discrete message sources, containing a message address counter, made in the form of an annular shift register consisting of RS-flip-flops, connected e1x to each other through gates, to the forbidding inputs of which discrete-message sources are connected connections from the end of the shift register to its beginning are crossed in such a way that, when the final trigger is in a single state and the valves are open, the inputs of the initial trigger are given its 3 is the zero state, and also contains a message switch as a set of elements H, the inputs of which are connected to the opposite outputs from two neighboring triggers, and the output of the corresponding message source 2. In the known device, if there are no signals at the output of discrete messages, all the valves included between RS flip-flops are open, all AND elements are blocked by zero signals from message sources and a wave of switching circulates in the address counter, however, the difference from the latter at the outputs of the elec And even short pulses do not appear, as they are blocked by zero signals from signal sources. Thus, in a known device, the address counter YE | L is also simultaneously a generator of clocking pulses for polling the sources of discrete messages. When a signal appears in one of the message sources, the valve to which the message source is connected locks up, the switching wave stops and the output of the corresponding element AND generates an interrupt signal that can be used in the processor to start the processing program of the discrete message In the known device when two or more discrete messages appear at the same time or at close points in time, provided that some of the discrete messages come in the form of short-term signals, during the processing of one discrete message, while the switching wave is stopped, other messages may be skipped. Thus, the known device for polling the sources of discrete messages has a very low reliability. The purpose of the invention is to increase the reliability of the device by eliminating the passage of short-term signals of discrete messages. The goal is achieved by the fact that a device containing a clock pulse generator, an address counter connected to the first switchboard, has a random-access memory block, first and second D-triggers, an inverter, and a single pulse generator. The first, second, and third elements are AND, the first and second elements are OR, the second and third switches, the address input of the RAM block is connected to the address input of the first switch and is an information output of the device, the output of the first switch is connected to the rtep input of the first element I and to the first input of the third switch, the second input of which is connected to the second input of the first element I and connected to the first output of the RAM, and the output of the third switch is connected through the first O-flip-flop to the first input memory unit memory, the output of the first element AND is connected to the first input of the OR element and to the first input of the second element AND, the second input of which is connected to the first input of the third AND element and connected to the second output of the memory unit, which is the signal output of the device , the output of the second element AND is connected to the second input of the first element OR, the output of which through the series-connected second element OR and the second D-flip-flop is connected to the second input of the RAM, the output of the generator is clocked x pulses connected to the clock inputs of the first and second D-flip-flops, to the first input of the second switch and to the second input of the third I element, the output of which is connected to the second input of the second switch, the output of which is connected to the counting input of the address counter, third inputs of the second and third switches connected to the second input of the second OR element and connected to the output of the inverter, whose input is connected to four inputs of the second and third switches, to the input of the generator of night pulses and. is the control input of the device, and the output of the generator of a single pulse is connected by the input of the initial installation of the address counter. FIG. 1 shows the structural scheme of the proposed device; in fig. timing diagram for its two modes of operation. The device contains a generator of 1 clock pulses, the second switch 2, the element And 3, the counter 4 addresses of discrete messages, block 5 RAM, the first switch 6, the third switch 7, the first 0 trigger 8, the first element And 9 the second element And 10, the first element OR 11, the second element OR 12, the second D-flip-flop 13, which controls the chic I; the inverter 15 ,. 16 single pulse generator. The device works as follows. The source signal has a single value or zero (in the absence of a message). When a low potential arrives at the control bus C, for example, from a processor, a single signal from the output of inverter 15 opens switches 2 and 7 through their first inputs and opens element OR 12. At the same time, the clock pulses from generator 1 through switch 2 arrive at the counter which, in the process of counting clocking pulses using the switch .6 messages, alternately transmits signals from discrete message sources to the input of element 9 and through switch 7 to the input of D-flip-flop 8, where the signal is recorded by the pulse f 1, and then rewritten to the first bit of block 5. Thus, in one cycle of polling the sources of discrete messages, signals from all sources will be recorded to the first bit of the corresponding cells of block 5, whose addresses are. 9 56 formed by the counter k, coincide with the addresses of the sources of discrete messages. The RO of all subsequent polling cycles of discrete message sources simultaneously with the arrival of a signal from the next source through the switch 6 messages to the direct input of the AND 9 element to its inverse input comes from the output of the first bit of block 5, the value of the same signal recorded in block 5 in the previous survey cycle of discrete message sources. In this case, if in the previous polling cycle the source signal had a zero value, and in the current cycle it had a single value, which indicates the arrival of the corresponding discrete message, then a single signal is generated at the output of AND 9 and a single signal through OR 11 and valve 12 is recorded and 0, the trigger 13 under the influence of a clock pulse from the generator 1, and then rewrites the second digit of the cell of block 5i whose address coincides with the address of the source of discrete messages. Otherwise, if a discrete message does not occur during the time between two polling cycles, a zero signal of the AND 10 opening element is generated at the output of element 9. At the same time, the signal value recorded in the second bit of RAM 5 in the previous poll cycle is output from the second block 5 through elements AND 10, OR 11 and valve 12 is written to the O-flip-flop 13, and then rewritten into the second discharge of the same cell block 5. Thus, in the process of polling the sources of discrete messages in the second bit of the cells 5, the number of which pa Obviously, the number of sources of discrete messages are recorded facts of the occurrence of discrete messages on all sources. When a high potential is received by the controlling ini C, for example, a signal from the processor, indicating that the processor is ready to process discrete messages, the signal switches switch 2 and 7 to a state that passes the output of the switches from the second input and locks the OR 12, as a result, a zero signal is generated at its output. At the same time, under the influence of the bus signal I, a generator of 16 single pulses generates a pulse setting the counter and an initial state, after which the device switches to the second discharge mode of the cells of block 5. The clock pulses from generator 1 flow through AND 3 and switch 2 to the counter 4, which, in the course of counting pulses, forms the addresses of the cells of block 5, alternately. From the output of the first bit of block 5, the signal is read and through switch 7 and O-flip-flop 8 is again written to the same cell. The signal from the output of the second bit of the block 5 is fed to the signal output of the device and to the inverse input of the element I 3, and the input of the second bit of the block 5 receives the zero signal from the valve 12 through C-three ger 13. This happens until the output of the second bit of the block fails to match the first single signal. The latter closes the AND 3 element and thus blocks the change of addresses in the counter. At the same time, a single discrete message and its code are generated at the signal and code outputs of the device. These signals are fixed by 3 processors, of which on the shi. Well, H comes low potential. At the same time, in the second bit of the cell of the block 5, in which the arrival of a discrete message was / recorded, a zero signal is recorded and the device is again switched to the mode of polling the sources of discrete messages described above. Thus, the time during which no discrete sources are polled. the messages are added up from the counting time of the counter k of the initial state to the address of the first cell of block 5, in which the arrival of a discrete message is fixed, and the time required for fixing the code of the received discrete message nor in the device connected to the output of the device, for example a processor. With high speed, the element base this time can be relatively short, which ensures reliable fixation and processing of discrete messages, represented even by short pulses. The effectiveness of the invention is high when polling a large number of sources of discrete messages, some of which are represented by short-term single pulses that occur at 58 arbitrary moments of time, since the proposed device reliably records in block 5 and then sequentially runs discrete messages, the number of which is determined the memory capacity of block 5 and the number of inputs of the switch are 6 messages. Claims of the Invention Device for digitizing discrete message sources, comprising a clock pulse generator, an address counter connected to the first switch, characterized in that, in order to increase the reliability of the device, the first and second D-triggers are inserted into it, an inverter, a single pulse generator, the first, second and third elements of AND, the first and second elements of OR, the second and third switches, the address input of the RAM block are connected to the address input of the first switch and is information output of the device, the output of the first switch is connected to the first input of the first element I and to the first input of the third switch, the second input of which is connected to the second input of the first element I and connected to the first output of the main memory unit and the output of the third switch connected through the first D the trigger with the first input of the RAM block, the output of the first element AND is connected to the first input of the first element OR and to the first input of the second element AND, the second input of which is connected to the first input of the third element This AND is connected to the second output of the RAM unit; which is the signal output of the device, the output of the second AND element is connected to the second input of the first OR element, the output of which is connected through the second OR element and the second D flip-flop to the second input of the RAM, the clock generator output is connected to the clock inputs of the first and the second O-flip-flops, to the first input of the second switch and to the second input of the third element And, the output of which is connected to the second input of the second switch, the output of which is connected to the counting at the input of the address counter, the third inputs of the second and third switches are connected to the second input of the second OR element and connected to the output of the inverter, whose input is connected to the fourth inputs of the second and third switches, to the input of a single pulse generator and is the control input of the device, and the output of the generator of single pulses is connected to the input of the initial setting of the address counter. Sources of information taken into account during the examination 1. USSR author's certificate N-, cl. G 06 F 3 / Oi, 1975.
2.Авторское свидетельство СССР ff 69i857, кл, G 06 F З/Р, 1978 (прототип).2. USSR author's certificate ff 69i857, class, G 06 F C / R, 1978 (prototype).
гпgp
33
( Управл юща там . , yempeuetnfa(Managing there., Yempeuetnfa
От источников duciiptmt a teooifefwuFrom sources duciiptmt a teooifefwu
ИAND
CutMOJt - MuuvueCutMojt - Muuvue
- ouetipfmMOto coofeif- ouetipfmMOto coofeif
Ае/AE /