SU577528A1 - Adder-accumulator - Google Patents

Description

Изобретение относитс  к области вычисдительной техники и может быть использовано дл  параллельного суммировани  многоразр дных двоичных .чисел. Известны параллельные накапливающие сумматоры, представл ющие собой цепочку последбвательно св занных одноразр дных суммирующих ckeM, количество которых равно числу разр дов суммируемых чисел. Разр дные сумматоры св заны между собой цеп ми переноса из младших разр дов в ст шие. Одноразр дна  суммирующа  схема соде жит триггеры со счетным входом, элементы И, ИЛИ и линии задержки. К числу, хра н шемус  в запоминающем устройстве, прибавл етс  слагаемое, подающеес  на вход накапливающего сумматора. Полученна  в результате сумма замен ет хранившеес  ранее число 1, 2 . Наиболее близким аналогом может служить накапливающий сумматор, каждый ; -ый разр д которого ( i 1 и) содержит триггер со счетным входом, элементы И, ИЛИ и элемент задержки, причем входные шины соответствующих разр дов первого и второго слагаемых соединены с первым и вторым входами первого элемента ИЛИ данного разр да, выход которого подключён к счетному входу триггера,  улевой вход которого подключен к шине сброса , а единичный выход - к первому входу первого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, второй вхоа которого подключен к выходу второго элемента И 3j . Недостатком этого сумматора  вл етс  невозможность суммировани  многоразр дных чисел, представленных в двоичной фибо. наччиевой позиционной системе счислени . Целью изобретени   вл етс  расширение функциональных возможностей накапливающего сумматора, заключающеес  в выполнении дополнительной функции суммировани  чисел, представленных в фибоначчиевой системе счислени . Это достигаетс  тем, что в каждый раз р$щ накапливающего сумматора введен элемент сложени  по модулю 2, выход которого подключен к третьему входу первого элемента ИЛИ, выход которого соединен со вт рым входом первого элемента И, первый и второй входы элемента сложени  по модулю 2 соединены соответственно с первым и вторым входами переноса . в данный разр д сумматора и с первым и вторым входа ми вторюго элемента И, выход второго элемента ИЛИ подключен к входу элемента задержки , выход которого,  вл ющийс  выходом переноса в ({ +1)-ый разр д сумматора , подключен к первому входу третьего элемента И, второй вход которого соединен с управл ющей шиной, а выход  вл етс  выходом переноса в ( j -2)-ой разр$щ сумматора, единичный выход триггера со счетным входом  вл етс  выходом суммы данного ( -го разр да. На чертеже показана функциональна  схе ма { -го накапливающего сумматора, В ее состав вход т триггер со счетным входом 1, элементы И 2,3,4, элементы ИЛИ 5,6, элемент задержки 7, элемент сло жени  по модулю 2j входные шины i -ых разр дов первого . и второго 1О слагаемых ., входы переноса из( 1)го и ( +2) го разр дов сумматора 1Г, 12, выход сум мы 1-го разр да сумматора 13, выходы .п реноса в ( j +1)-ый и { -2)--ой разр ды сумматора 14, 15, шина сброса 16, управл юща  шина 17, Входные шины i ых разридов первого 9 и вторО1 О 1О слагаемых подключены к первому и второму-входам элемента ИЛИ 5 третий вход которого соединен с выходом элемента сложени  по модулю 2 входы которого подключены к входам переносов из ,{ |, -1)-го и ( L +2)-го разр дов сумматора 11 и 12, которые подключены также к вкоцац элемента И 2, выход которого соединен с входом элемента ИЛИ 6, другой вход которого соединен с выходом элемента И 3, а Выход - с входом элемента задержки 7, выход которого подключен к вых переноса в ( +1)-ый разр д сумматора 14 и к первому входу элемента И 4, другой вход которого подключен к управл ющей шине 17, а выход - к выходу переноса в ( V. -2)-ой разр д сумматора 15. Выход элемента ИЛИ 5 подключен к счетному вхо ду триггера 1 и к входу элемента И 3. Ед нинный выход триггера 1 подключен к дру,гому входу элемента И 3 и к выходу суммы данного + -го разр да сумматора 13, К нулевому входу триггера 1 подключена ши на сброса 16 В фибоначчиевой системе счислени  любое натуральное число представл етс  в виде многочлена , (,p((j.vf«-)-...а(о), (I) (Опри i .0 f(0-|iпри ( 0 (2) LV(-l)-i-Ч(-2) при i О, Представление (Ij называетс  нормальной формой представлени , если оно получено путем разложени  Ji{ и всех возникающих в прюцессе такого разложени  остатков j по формуле ,, N If (4-I)f r-j где (f (3 +1) и ( (i) задаютс  соотношением (2). Дл  нормальной формы представлени  чисел в фибоначчиевой системе счислени , хапактерно наличие не менее одного нул  после каждой единицы. Например, нормальна  форма числа 83 имеет вид Веса разр дов 55 34 21 13 853211 , Нормаль- на  форма числа 83 1 О 1 О О 1 О 1 О О Сложение двух цифр одноименных разр дов в двоичной фибоначчиевой системе счислени  выполн етс  согласно следующей таблице О + О О 0+ 1 1 о 1 1 + . Если в , данном разр де слагаемых имеютс  две единицы, то в фибоначчиевой двоичной системе счислени , нар ду с переносом в следующий старший разр д, имеетс  еще перенос в младщий разр д, i отсто щий от данного на два разр да, что вы-Лкает из рекуррентного соотношени  . t((iKtp(0-t(ihV {M}+t (l-2) )+f(li-2).; Отсюда следует, чтопри сложении двух мне горазр дных двоичных чисел, представленных в нормальной форме, возможна ситуаци , когда в один разр д происходит два переноса: один со стороны предьщушего младшего разр да слагаемых, другой со стороны старшего, отсто щего от данного на два разр да. Поступление одного переноса в разр д приводит к изменению состо ни  разр да на инверсное. Два переноса в один разр д не измен ют состо ни  разр да, но вызывают перенос из данного разр да в следующий старший разр д .и в младший, отсто щий от данного на два разр да. Переносы из одного разр да в другой поступают с некоторой задержкой по отношению к моменту из возникновени  в данном разр де. npHfvfep сложени  двух чисел представ- , фибоначчиевой системе счислеЛ&ЯНЫХ - вi-Mfli /i /iJ,C4-I Т,ЛСОиЛ приведен в таОлице.The invention relates to the field of computing technology and can be used for parallel summation of multi-bit binary numbers. Parallel accumulating adders are known, which are a chain of successively connected single-digit summars ckeM, the number of which is equal to the number of bits of the summed numbers. Bit adders are interconnected by transfer chains from the least significant bits to the most significant ones. A one-bit bottom combining circuit contains triggers with a counting input, AND, OR, and delay lines. The number stored in the memory device is added to the number given to the input of the accumulating adder. The resulting amount replaces the previously stored number 1, 2. The closest analogue can serve as a accumulating adder, each; th bit of which (i 1 and) contains a trigger with a counting input, AND, OR elements and a delay element, and the input buses of the corresponding bits of the first and second terms are connected to the first and second inputs of the first OR element of this bit, the output of which is connected to the counting trigger input, the left input of which is connected to the reset bus, and the single output to the first input of the first AND element, the output of which is connected to the first input of the second OR element, the second input of which is connected to the output of the second And 3j element. The disadvantage of this adder is the impossibility of summing multi-digit numbers represented in binary Fib. starting positional number system. The aim of the invention is to extend the functionality of the accumulating adder, which consists in performing an additional function of summation of numbers represented in the Fibonacci number system. This is achieved by the addition of a modulo 2 addition element each time p $ y of the accumulating adder, the output of which is connected to the third input of the first OR element, the output of which is connected to the second input of the first element And, the first and second inputs of the modulo 2 addition element connected respectively to the first and second transfer ports. in this bit of the adder and with the first and second inputs of the second element AND, the output of the second element OR is connected to the input of the delay element whose output, which is the transfer output of the ({+1) -th digit of the adder, is connected to the first input of the third And, the second input of which is connected to the control bus, and the output is the output of transfer to the (j -2) -th bit of the adder, the single output of the trigger with the counting input is the output of the sum of this (-th digit). shows the functional scheme of the {th accumulating adder, its composition in stroke trigger with counting input 1, elements AND 2, 3, 4, elements OR 5, 6, delay element 7, element of modulo 2j input busses of the i-th bits of the first and second 1 O components, transfer inputs from (1) th and (+2) th bits of the adder 1G, 12, output of the sum of the 1st bit of the adder 13, outputs of the renos to (j +1) -th and {-2) - th digit adder 14, 15, reset bus 16, control bus 17, Input buses of the first 9 and second 1 O 1O addends are connected to the first and second inputs of the OR 5 element whose third input is connected to the output of the addition element modulo 2 cat inputs Ogoy connected to the inputs of hyphenation, {|, -1) -th and (L +2) -th bits of the adder 11 and 12, which are also connected to the input element And 2, the output of which is connected to the input of the element OR 6, another input which is connected to the output of the element And 3, and Output to the input of the delay element 7, the output of which is connected to the output of the transfer to (+1) th digit of the adder 14 and to the first input of the element And 4, the other input of which is connected to the control bus 17, and the output to the transfer output in (V. -2) -th digit of the adder 15. The output of the element OR 5 is connected to the counting input of trigger 1 and to the input of the el And 3. The unit output of trigger 1 is connected to the other, the input of the element I 3 and to the output of the sum of this + th digit of the adder 13, the zero input of trigger 1 is connected to the reset 16 In the Fibonacci number system, any natural number is represented in the form of a polynomial, (, p ((j.vf «-) -... a (o), (I) (Opri i .0 f (0 - | ipri (0 (2) LV (-l) -i -CH (-2) with i O, Representation (Ij is called the normal form of representation if it is obtained by decomposing Ji {and all residual j arising in the process of such decomposition j by the formula, N If (4-I) f rj where (f (3 +1) and ((i) are given by (2). For the normal form of the representation of numbers in the Fibonacci number system, it is hapakterno the presence of at least one zero after each unit. For example, the normal form of the number 83 has the form of a bit weight of 55 34 21 13 853211, the normal form of the number 83 1 O 1 O O 1 O 1 O O The addition of two digits of similar bits in the binary fibonacci number system is performed according to the following table O + О О 0+ 1 1 about 1 1 +. If there are two units in this category, then in the Fibonacci binary numbering system, along with the transfer to the next most significant bit, there is also a transfer to the younger bit, i, which is two times from that given from recurrence. t ((iKtp (0-t (ihV {M} + t (l-2)) + f (li-2); From this it follows that adding two large binary numbers represented in normal form to me is possible, when there are two transfers in one discharge: one from the side of the previous low order of the terms, the other from the older one, which is two times from the given one. The arrival of one transfer to the discharge leads to a change in the state of discharge to an inverse. once a bit does not change the state of the bit, but they cause a transfer from this bit to the next most significant bit. The difference from one bit to two. Transfers from one bit to another come with some delay in relation to the moment from the occurrence in this bit. npHfvfep the addition of two numbers represents the Fibonacci number system & MEANS - bi-Mfli / i / iJ, C4-I T, LSOIL shown in the figure.

ОABOUT

1-е слагаемое 1st addend

О 2-е спагаемоеAbout 2nd spagable

Промежуточные суммыSubtotals

ОABOUT

о оoh oh

ОABOUT

ОABOUT

ОABOUT

ОABOUT

о о оLtd

1one

LL

оabout

о 1about 1

оabout

оabout

оabout

1one

оabout

ОABOUT

Сумма и таблице стрелками показаны переносы Работает накапливающий сумматор следующим образом. На щину сброса 16 подаетс  сигнал, по которому триггеры 1 всех разр дов устанавливаютс  в нулевое состо ние. Слагаемы подаютс  на параллельные входы разр дов сумматора последовательно во времени. При чем временной интервал между поступлением двух чисел должен быть достаточный дл  формировани  сигнала переноса в разр дах сумматор)а и его передачи через элементы задержки 7. Врем  задесжки t элемента задержки 7 должно превышать длительность импульса записи слагаемого и максимальную задержку переключени  разр дного триггера вместе вз тые. При сложении чисел, представленных в фибоначчиевой системе счислени , по управл ющей шине 17 поступает сигнал, который разрешает прохождение импульсов переноса через элементы И 4. При наличии лишь одного переноса в любой .1 разр д на выходе элемента сложени  по модулю 2 формируетс  единичный сигнал , который через элемент ИЛИ 5 поступает на счетный вход триггера 1. При этом состо ние триггера 1 измен етс  на инверс ное. При одновременном поступлении двух вхо ных сигналов переноса в любо1ь разр д нака ливающего сумматор на выходе элемента сложени  по модулю 2 формируетс  нуле вой сигнал, который не измен ет состо ни  триггера 1, но при этом элементом И 2The sum and the table are arrows showing the carries. The accumulating adder works as follows. The reset pin 16 is given a signal by which the triggers 1 of all bits are set to the zero state. The items are fed to the parallel inputs of the bits of the adder sequentially in time. Moreover, the time interval between the arrival of two numbers must be sufficient for generating the transfer signal in bits of the adder and transmitting it through delay elements 7. The delay time t of delay element 7 must exceed the duration of the writing of the term component and the maximum delay of switching of the discharge trigger together you are e. When the numbers represented in the Fibonacci number system are added, a control signal 17 is received on the control bus 17, which allows the transfer pulses to pass through the I 4 elements. If there is only one transfer to any .1 bit, a single signal is generated at the output of the addition element modulo 2 which is transmitted through the OR 5 element to the counting input of trigger 1. In this state, trigger 1 changes to inverse. With simultaneous receipt of two input transfer signals at any discharge of the accumulating adder, the output of the addition element modulo 2 produces a zero signal that does not change the state of trigger 1, but at the same time the AND 2 element

ОABOUT

Claims (3)

О формируетс  сигнал переноса из данного разоаца . При сложении чисеп, представленных в традиционной двоичной системе счислени , на управл ющую шину 17 поступает сигнал, которым запрещаетс  прохождение импульсов переноса в сторону младших разр дов через элементы И 4, Введение новых элементов и св зей позвол ет расширить функциональные возможности накапливающего сумматора, а именно выполн ть операцию суммировани .двоичных чисел, пред став/1 енных в фибонач- чиевой системе счислени . Эта снсчема счислени  обладает ошибкообнаруживающей способностью при передаче, хранении чпсел и выполнении над ними арифметических операций. Формула изобретени  Накапливающий сумматор, каждьпг t, -ыи разр д ( i ,-«) которого содержит триггер со счетным входом, элементы И, ИЛИ и элемент задержки, причем входные шины соответствующих разр дов первого и второгослагаемых соединены с первым и вторым входами первого элемента ИЛИ данного разр) - да, выход которого подключен к счетному входу триггера, нулевой вход которого подключен к шипе сброса, а единичный выход к первому входу первого элемента 1-f, выход которого подключен к первому входу второго элемента ИЛИ, второй BXOZI которого подключен к выходу второго элемента И, о т л и ч а ю щ и и с   тем, что, с целью расширени  функционалbHj ix,возможное тей сумматора, в каждый разр д его введен элемент сложени  по модулю 2, выход которого подключен к третьему входу первого элемента ИЛИ, выход которого соединен со вторым входом первого элемента И, первый в второй входы элемента сложени  по модулю 2 соединены соответственно с первым и вторым входами переноса в данный разршд сумматора и с первым и вторым входами второго элемента И, выход второго эле мента ИЛИ подключенк входу элемента задержки , выход которого,  вл ющийс  ВЫХОдом переноса в ( jx +1)-ый разр д сумматор подключен к первому входу третьего элемен/2O generates a transfer signal from this pattern. When adding numbers represented in the traditional binary number system, the control bus 17 receives a signal that prohibits the transfer of transfer pulses to the low-order bits through And 4 elements. Introducing new elements and connections allows extending the functionality of the accumulating adder, namely perform the operation of summation of binary numbers represented by / 1 in the fibonacci number system. This calculation has an error-detecting ability in transmitting, storing, and performing arithmetic operations on them. Claims of the invention The accumulating adder, each t, -s and bits (i, - ") of which contains a trigger with a counting input, the elements AND, OR and the delay element, the input buses of the corresponding bits of the first and second components are connected to the first and second inputs of the first element OR of this bit) - yes, the output of which is connected to the counting trigger input, the zero input of which is connected to the reset spike, and the single output to the first input of the first element 1-f, the output of which is connected to the first input of the second element OR, the second BXOZI of which is It is connected to the output of the second element I, which is the fact that, in order to expand the functionality bHj ix, it is possible to add an adder, in each category it adds an addition element modulo 2, the output of which is connected to the third input The first element OR, the output of which is connected to the second input of the first element AND, the first to the second inputs of the addition element modulo 2 are connected respectively to the first and second inputs of the transfer to the given totalizer and to the first and second inputs of the second element AND, the output of the second element OR connected to the input element aderzhki whose output is yuschiys exit transport in (jx +1) -th bit of the adder connected to the first input of the third elements / 2 1313 / та И, второй вход KOTOJXJTO соединен с управл ющей шиной, а выход  вл етс  выходом переноса в ( J. -2)-ой разр д сумматора, единичный выход триггера со счетным входом  вл етс  выходом суммы данного t -го разр да. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 455340, кл. Q 06 Р 7/50, 1974. The second input, KOTOJXJTO, is connected to the control bus, and the output is the transfer output to the (J. -2) th digit of the adder, the single output of the trigger with the counting input is the output of the sum of this tth digit. Sources of information taken into account in the examination: 1. USSR author's certificate number 455340, cl. Q 06 P 7/50, 1974. 2.Букреев И. Н. и др,Микроэлектронные схемы цифровых устройств, М. , Сов. радио , 1975, с. 330. рис. 8.8. 2. Bukreev I.N., et al., Microelectronic circuits of digital devices, M., Sov. radio, 1975, p. 330. fig. 8.8. 3.Каган Б. М. и др.Цифровые вычислительные машины и системы, М. , Энерги , 1970, с. 222. рис. 4-2.3. Kagan BM and others. Digital computers and systems, M., Energie, 1970, p. 222. FIG. 4-2.