RU2386998C1 - Method and device for binary-coded decimal multiplication - Google Patents

Abstract

FIELD: information technology. ^ SUBSTANCE: device has in each decimal place three four-bit flip-flop registers, four coincidence adders, a matrix for multiplying even decimal numbers, AND logical elements, OR logical elements, inverters and ten control inputs. ^ EFFECT: faster multiplication with minimal equipment expenses. ^ 2 cl, 3 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано в процессорных устройствах ЭВМ. Известны способы и устройства умножения двоично-десятичных кодов, заключающиеся в сложении кодов тетрад множимого с кодами тетрад регистра частичных произведений столько раз, сколько единиц содержится в младшей тетраде регистра множителя, с последующим сдвигом кодов регистров частичных произведений и множителя на один десятичный разряд вправо. Указанные процедуры повторяется столько раз, сколько десятичных разрядов содержит регистр множителя. Основные способы и устройства рассмотрены в книге М.А.Карцев «Арифметика цифровых машин» М., Наука, 1969, стр.346-354. Основным недостатком известных способов выполнения умножения с формированием частичных произведений на основе суммирующих устройств является необходимость выполнения корректировки результатов сложения, если результат сложения i-й тетрады будет равен или больше десяти единиц. Указанная процедура снижает быстродействие выполнения операций умножения в два - три раза. Известны также устройства суммирования, в которых коррекция кода исключается за счет увеличения оборудования, что является их недостатком. Пример такого устройства, который является прототипом предложенного изобретения, приведен на стр.168 рис.2-16 названного выше источника. Кроме того, для выполнения операции умножения с использованием противопоставляемого устройства требуется включение в состав оборудования каждого десятичного разряда двадцати RS-триггеров, что также является недостатком прототипа.The invention relates to computer technology and can be used in computer processor devices. Known methods and devices for multiplying binary decimal codes are as follows: adding the multiplier codes of the multiplicative codes with the tetrad codes of the register of partial products as many times as the units are contained in the lower register of the multiplier register, followed by shifting the codes of the partial product registers and the multiplier by one decimal place to the right. The indicated procedures are repeated as many times as the decimal places contain the multiplier register. The main methods and devices are considered in the book of M. A. Kartsev “Arithmetic of digital machines” M., Nauka, 1969, pp. 346-354. The main disadvantage of the known methods of performing multiplication with the formation of partial products based on summing devices is the need to adjust the addition results if the addition result of the ith tetrad is equal to or more than ten units. This procedure reduces the performance of multiplication operations by two to three times. Summation devices are also known in which code correction is eliminated by increasing the equipment, which is their drawback. An example of such a device, which is a prototype of the proposed invention, is given on page 168 Fig. 2-16 of the above source. In addition, to perform the multiplication operation using an opposed device, it is necessary to include twenty RS-flip-flops in the equipment of each decimal place, which is also a disadvantage of the prototype.

Целью изобретения является повышение быстродействия выполнения операции умножения без существенного увеличения оборудования.The aim of the invention is to improve the performance of the operation of the multiplication without a significant increase in equipment.

Для достижения поставленной цели предложен способ умножения двоично-десятичных кодов, отличающийся тем, что множитель и множимое принимают соответственно в регистры А и B в кодах 8, 4, 2, 1 и одновременно преобразуют коды второго, третьего и четвертого двоичных разрядов каждой тетрады триггеров регистра В и младшей тетрады регистра А в четные десятичные числа 8, 6, 4, 2, с помощью матрицы умножения получают произведение, равное одному из десятичных чисел 4, 8, 12, 16, 24, 32, 36, 48 и 64, полученное число преобразуют в двоично-десятичный код; по первому временному такту определяют наличие нулевых значений триггеров первого-четвертого разрядов младшей тетрады А, при нулевых значениях упомянутых триггеров операцию умножения кода регистра В на код младшей тетрады регистра А не производят, а выполняют сдвиг кодов регистров А и С на четыре двоичных разряда в сторону младших разрядов, если код тетрады А не равен нулю, то суммируют двоично-десятичный код разряда единиц произведения матрицы умножения всех десятичных разрядов регистра В с соответствующими разрядами регистра С; по второму временному такту суммируют коды разряда десятков матрицы умножения i-го разряда с кодом i+1-й тетрады регистра С; по третьему временному такту, если код первого разряда младшей тетрады А равен нулю, а первый разряд i-й тетрады В равен единице, суммируют код младшей тетрады А с кодом i-й тетрады С соответствующего десятичного разряда; по третьему такту суммируют коды тетрад В и С, если код первого разряда тетрады А равен единице; по четвертому такту при равенстве единице кодов первых разрядов тетрад А и В выполняют сложение кодов второго, третьего и четвертого разрядов тетрады А с соответствующими тетрадами регистра С; после выполнения умножения тетрад регистра В на код младшей тетрады регистра А производят сдвиг кода регистров А и С на четыре двоичных разряда вправо, операцию умножения заканчивают после умножения всех тетрад регистра А на тетрады регистра В, и устройство умножения, отличающееся тем, что содержит n-разрядные триггерные регистры множителя А, множимого В и частичных произведений С, трехвходовые сумматоры комбинационного типа, каждый десятичный разряд представляют тетрадами А, В, С в коде 8, 4, 2, 1, т.е. четырехразрядными триггерными регистрами А, В и С, содержит первую группу логических элементов И-ИЛИ передачи на выходы сумматоров кодов всех тетрад В, второго, третьего и четвертого разрядов тетрады А, кодов единиц произведения i-го десятичного разряда и кодов десятков произведения i-1-го десятичного разряда, логические элементы И преобразования двоично-десятичных кодов второго и третьего двоичных разрядов тетрад В и младшей тетрады А в десятичные числа 6, 4, 2, матрицу умножения десятичных чисел 8, 6, 4, 2 на 8, 6, 4, 2 со схемами преобразования двухразрядного десятичного числа в двоично-десятичные коды единиц и десятков произведения, логические элементы И, ИЛИ, НЕ управления умножением тетрад В на тетраду А, а также первый вход управления выдачей кода разряда единиц произведения на входы сумматоров второго, третьего и четвертого разрядов i-го десятичного разряда, второй вход управления выдачей кода разряда десятков произведения на входы сумматоров первого, второго и третьего двоичных разрядов i+1-го десятичного разряда, третий вход управления выдачей кода второго, третьего и четвертого разрядов младшей тетрады регистра А на входы соответствующих сумматоров, если коды первых разрядов тетрад А и В равны нулю и единице соответственно, четвертый вход управления выдачей кода тетрады В на входы сумматоров, если код младшей тетрады А равен единице, пятый вход управления выдачей кода тетрады А, если коды первых разрядов младшей тетрады А и i-й тетрады В равны единице; шестой вход управления сдвигом кодов регистров А и С вправо на один десятичный разряд; седьмой вход управления выдачей кодов регистра В при операциях сложения двоичных и двоично-десятичных кодов; восьмой вход управления сдвигом кодов регистров А и С; поступающий от центрального устройства управления; девятый вход управления занесением суммы в регистр С; десятый вход управления выполнением операции умножения, а также первый, второй, третий и четвертый временные такты выполнения операцией умножения, при этом единичные выходы первых триггеров тетрады В соединены с первыми входами первых элементов И, вторые входы которых подключены к выходу первого элемента ИЛИ, первый вход которого соединен с четвертым входом управления, а выходы первых элементов И соединены с первыми входами вторых элементов ИЛИ, выходы которых связаны с первыми входами одноразрядных сумматоров, единичный выход первого триггера первого разряда тетрады В соединен с первым входом одиннадцатого элемента И, второй его вход через одиннадцатый элемент ИЛИ связан с третьим и пятым входоми управления, первые входы вторых элементов И второго, третьего и четвертого двоичных разрядов соединены с девятым, десятым и одиннадцатым выходами матрицы умножения соответственно, вторые входы этих элементов И связаны с первым входом управления, выходы упомянутых элементов И соединены с вторыми входами вторых элементов ИЛИ, первые входы третьих элементов И связаны с единичными выходами триггеров второго, третьего и четвертого разрядов тетрады А, вторые входы этих элементов И связаны с выходом одиннадцатого элемента И, выходы третьих элементов И соединены с третьими входами вторых элементов ИЛИ второго, третьего и четвертого разрядов, первые входы четвертых элементов И первого, второго и третьего двоичных разрядов связаны с двенадцатым, тринадцатым и четырнадцатым выходами матрицы умножения i-1-го десятичного разряда, вторые входы четвертых элементов И подключены к второму входу управления, выходы упомянутых элементов И соединены с четвертыми входами вторых элементов ИЛИ первого, второго и третьего двоичных разрядов i-того десятичного разряда, вторые и третьи входы комбинационных сумматоров связаны с единичными выходами триггеров одноименных разрядов тетрады С и с выходами переносов сумматоров младших разрядов соответственно; выход переноса сумматора четвертого двоичного разряда является входом переноса в первый разряд сумматора старшего десятичного разряда, выходы суммы каждого сумматора соединены с входами триггеров тетрады С, к входам триггеров тетрады С также подключены шестой и девятый входы управления, первый и второй входы пятого элемента И подключены к единичным выходам триггеров третьего и второго разрядов младшей тетрады А, входы шестого элемента И связаны с единичным и нулевым выходами триггеров третьего и второго разряда соответственно, входы седьмого элемента И соединены с нулевым и единичным выходами триггеров третьего и второго разрядов соответственно, упомянутые седьмой, шестой и пятый элементы И являются схемой преобразования двоично-десятичного кода второго и третьего разрядов младшей тетрады А в четное десятичное число, их выходы связаны с первым, вторым и третьим входами матрицы умножения, единичный выход триггера четвертого разряда тетрады А подключен к четвертому входу упомянутой матрицы; восьмой, девятый и десятый элементы И с соответствующими связями являются схемой преобразования двоично-десятичного кода в десятичное число тетрады В, выходы восьмого, девятого и десятого элементов И и единичный выход триггера четвертого разряда тетрады В соединены с пятым, шестым, седьмым и восьмым входами матрицы умножения; матрица умножения четных десятичных чисел содержит 16 элементов И-ИЛИ, расположенных в точках пересечения линий выходов седьмого, шестого и пятого элементов И и единичного выхода триггера четвертого разряда тетрады А и выходов восьмого, девятого и десятого элементов И и единичного выхода триггера четвертого разряда тетрады В, каждая точка пересечения упомянутых линий соответствует значениям одного из четных десятичных чисел 4, 8, 12, 16, 24, 32, 36, 48, и 64, выходы элементов ИЛИ каждой точки пересечения входов матрицы умножения соединены с точками, соответствующими равным числам произведения, выходы элементов ИЛИ каждого узла матрицы соединены с входами третьего, четвертого, пятого и шестого элементов ИЛИ, выходы которых, кроме шестого, соответствуют двоично-десятичным кодам разряда единиц произведения i-го десятичного разряда, соответствующие выходы элементов ИЛИ узлов матрицы связаны с входами седьмого, восьмого и девятого элементов ИЛИ, выходы которых соответствуют двоично-десятичным кодам разряда десятков произведения i-го десятичного разряда и соединены с первыми входами четвертых элементов И первого, второго и третьего разрядов i+1-го десятичного разряда; схема управления умножением тетрад В на тетраду А содержит тринадцатый элемент И, первый-четвертый входы которого соединены соответственно с нулевыми выходами триггеров первого-четвертого двоичных разрядов младшей тетрады А, выход этого элемента И соединен с входами четырнадцатого элемента И и первого элемента НЕ, выход которого связан с первым входом пятнадцатого элемента И, вторые входы упомянутых элементов И подключены к входу первого временного такта, выход четырнадцатого элемента И соединен с входом десятого элемента ИЛИ, второй выход которого подключен к восьмому входу управления, выход упомянутого ИЛИ является шестым входом управления и соединен с входами вторых и третьих триггеров, выход пятнадцатого элемента И является первым входом управления, выход двенадцатого элемента И является вторым входом управления, первый вход упомянутого элемента И соединен с вторым временным тактом, второй его вход связан с десятым входом управления, выход шестнадцатого элемента И является третьим входом управления, выход семнадцатого элемента И является четвертым входом управления, выход восемнадцатого элемента И является пятым входом управления, первый и второй входы шестнадцатого элемента И соединены с первым входом тринадцатого элемента И и входом третьего временного такта, входы семнадцатого элемента И соединены с входом третьего временного такта и единичным выходом триггера первого разряда тетрады А, входы восемнадцатого элемента И связаны с четвертым временным тактом и с единичным выходом триггера первого разряда тетрады А, седьмой вход управления подключен к второму входу первого элемента ИЛИ, восьмой вход управления подключен к входу десятого элемента ИЛИ, девятый вход управления подключен к входам вторых триггеров тетрады С, кроме того каждый двоичный разряд регистров А, В и С содержит RS-триггер, разряды регистров А и С, кроме RS-триггеров, содержат первый-седьмой элементы И, первый-третий элементы ИЛИ, первый-четвертый элементы НЕ, при этом шестой вход управления соединен с первыми входами первого и четвертого элементов И, вторые входы этих элементов соединены с выходами третьего элемента НЕ и седьмого элемента И соответствующего разряда старшей тетрады, входы второго и третьего элементов И вторых триггеров тетрад С соединены с девятым входом управления, вторые входы этих элементов связаны с выходом и входом четвертого элемента НЕ, вход которого связан с выходом суммы одноразрядного сумматора, выходы первого и второго элементов И по цепи элементов первый ИЛИ, пятый И, первый НЕ связаны с нулевым входом RS-триггера, выходы третьего и четвертого элементов И по цепи элементов второй ИЛИ, шестой И, второй НЕ связаны с единичным входом RS-триггера, единичный выход RS-триггера через третий элемент ИЛИ соединен с входом седьмого элемента И, второй вход которого связан с выходом второго элемента НЕ, выход пятого элемента И через третий элемент ИЛИ подключен к второму входу седьмого элемента И, выход которого является единичным выходом триггера два тетрады С, выход седьмого элемента И соединен с вторым входом пятого элемента И и с входом третьего элемента НЕ, выход которого подключен к входу шестого элемента И и является нулевым выходом триггера два тетрады С, триггер три регистра А построен аналогично триггеру два тетрады С, отличие состоит только в том, что в этом триггере отсутствуют второй и третий элементы И, первый и второй элементы ИЛИ, четвертый элемент НЕ и девятый вход управления.To achieve this goal, a method for multiplying binary decimal codes is proposed, characterized in that the multiplier and multiplier are received respectively in registers A and B in codes 8, 4, 2, 1 and at the same time they convert the codes of the second, third and fourth binary digits of each notebook of register triggers In and the lower notebooks of register A into even decimal numbers 8, 6, 4, 2, using the multiplication matrix, we obtain the product equal to one of the decimal numbers 4, 8, 12, 16, 24, 32, 36, 48 and 64, the resulting number Convert to binary decimal code according to the first time step, the presence of zero values of the triggers of the first to fourth digits of the lower notebook A is determined, at zero values of the mentioned triggers, the operation of multiplying the register code B by the code of the lower notebook of register A is not performed, and the codes of the registers A and C are shifted by four binary digits to the side the least significant bits, if the code of tetrad A is not equal to zero, then the binary-decimal code of the category of units of the product of the product of the matrix of multiplication of all decimal places of register B with the corresponding bits of register C is added; the second time cycle sums the discharge codes of tens of the matrix of multiplication of the i-th category with the code of i + 1-st notebook of register C; according to the third time step, if the code of the first digit of the lowest notebook A is equal to zero, and the first bit of the i-th notebook B is equal to one, summarize the code of the lower notebook A with the code of the i-th notebook C of the corresponding decimal digit; the third measure sums the codes of notebooks B and C, if the code of the first discharge of notebook A is equal to one; in the fourth step, when the codes of the first bits of notebooks A and B are equal to one, the codes of the second, third, and fourth bits of notebook A are added together with the corresponding notebooks of register C; after the multiplication of the notebooks of the register B by the code of the younger notebooks of the register A, the code of the registers A and C is shifted by four binary digits to the right, the multiplication operation is completed after the multiplication of all the notebooks of the register A by the notebooks of the register B, and the multiplication device, characterized in that it contains n- bit trigger registers of the factor A, multiplied B and partial products C, three-input combiner-type adders, each decimal place is represented by tetrads A, B, C in code 8, 4, 2, 1, i.e. four-digit trigger registers A, B and C, contains the first group of logical elements AND-OR transmission to the outputs of the adders codes of all notebooks B, second, third and fourth digits of notebook A, unit codes of the product of the i-th decimal place and tens of codes of the product i-1 -th decimal place, logical elements AND conversions of binary-decimal codes of the second and third binary digits of tetrads B and the lower tetrad A to decimal numbers 6, 4, 2, the matrix of multiplication of decimal numbers 8, 6, 4, 2 by 8, 6, 4 , 2 with two conversion schemes a binary decimal number into binary decimal codes of units and tens of a product, logical elements AND, OR, NOT control the multiplication of notebooks B to notebook A, as well as the first input to control the output of the code for the discharge of units of the product to the inputs of the adders of the second, third, and fourth bits of the ith decimal place, the second input for controlling the issuance of the discharge code of tens of products to the inputs of the adders of the first, second and third binary digits i + 1 of the decimal place, the third input for controlling the issuance of the code of the second, third and fourth of the digits of the lower notebook of register A to the inputs of the corresponding adders, if the codes of the first bits of notebooks A and B are equal to zero and one, respectively, the fourth input of the control of issuing the code of notebook B to the inputs of the adders, if the code of the younger notebook of notebook A is equal to one, the fifth input of the control of issuing the notebook code And, if the codes of the first digits of the lower notebook A and the i-th notebook B are equal to one; the sixth input control shift codes of the registers A and C to the right by one decimal place; the seventh input control the issuance of register codes in operations of addition of binary and binary decimal codes; the eighth input control shift codes of the registers A and C; coming from a central control device; the ninth input control entry of the amount in the register C; the tenth input of the control of the multiplication operation, as well as the first, second, third and fourth time steps of the multiplication operation, while the single outputs of the first triggers of tetrad B are connected to the first inputs of the first AND elements, the second inputs of which are connected to the output of the first OR element, the first input which is connected to the fourth control input, and the outputs of the first AND elements are connected to the first inputs of the second OR elements, the outputs of which are connected to the first inputs of single-bit adders, a single output of the first the trigger of the first bit of tetrad B is connected to the first input of the eleventh AND element, its second input through the eleventh OR element is connected to the third and fifth control inputs, the first inputs of the second And second, third and fourth binary bits are connected to the ninth, tenth and eleventh outputs of the multiplication matrix accordingly, the second inputs of these elements AND are connected to the first control input, the outputs of the mentioned elements AND are connected to the second inputs of the second elements OR, the first inputs of the third elements AND are connected to one the second outputs of the triggers of the second, third and fourth digits of notebook A, the second inputs of these elements AND are connected to the output of the eleventh element And, the outputs of the third elements And are connected to the third inputs of the second elements OR of the second, third and fourth bits, the first inputs of the fourth elements And the first, second and the third binary digits are connected with the twelfth, thirteenth and fourteenth outputs of the matrix of multiplication of the i-1st decimal digit, the second inputs of the fourth elements are connected to the second control input, the outputs will be mentioned of the first AND elements are connected to the fourth inputs of the second OR elements of the first, second and third binary digits of the i-th decimal place, the second and third inputs of the combinational adders are connected to the single outputs of the triggers of the same bits of the tetrad C and to the outputs of the transfers of the adders of the lower digits, respectively; the transfer output of the adder of the fourth binary digit is the transfer input to the first bit of the adder of the senior decimal place, the sum outputs of each adder are connected to the inputs of the triggers of notebook C, the sixth and ninth control inputs are also connected to the inputs of the triggers of notebook C, the first and second inputs of the fifth element And are connected to the individual outputs of the triggers of the third and second bits of the lower notebook A, the inputs of the sixth element And are connected with the single and zero outputs of the triggers of the third and second bits, respectively, the inputs of the seventh element And are connected to the zero and single outputs of the triggers of the third and second digits, respectively, the seventh, sixth and fifth elements mentioned are a circuit for converting the binary decimal code of the second and third digits of the lower tetrad A to an even decimal number, their outputs are connected with the first, second and the third inputs of the matrix of multiplication, the single output of the trigger of the fourth category of notebook A is connected to the fourth input of the matrix; the eighth, ninth, and tenth elements of And, with the corresponding connections, are a scheme for converting the binary decimal code to the decimal number of tetrad B, the outputs of the eighth, ninth, and tenth elements of And and the single output of the trigger of the fourth digit of tetrad B are connected to the fifth, sixth, seventh, and eighth inputs of the matrix multiplication; the even decimal multiplication matrix contains 16 AND-OR elements located at the intersection of the lines of the outputs of the seventh, sixth and fifth elements of AND and the single output of the trigger of the fourth discharge of notebook A and the outputs of the eighth, ninth and tenth elements of And and the single output of the trigger of the fourth discharge of notebook B , each intersection point of the mentioned lines corresponds to the values of one of the even decimal numbers 4, 8, 12, 16, 24, 32, 36, 48, and 64, the outputs of the elements OR of each intersection point of the inputs of the multiplication matrix are connected to points, corresponding to the equal numbers of the product, the outputs of the OR elements of each matrix node are connected to the inputs of the third, fourth, fifth and sixth elements of OR, the outputs of which, except for the sixth, correspond to binary-decimal discharge codes of the units of the product of the i-th decimal digit, the corresponding outputs of the elements OR of the matrix nodes connected to the inputs of the seventh, eighth and ninth elements OR, the outputs of which correspond to binary decimal codes of the tens of the product of the i-th decimal place and are connected to the first inputs of tvertyh elements of first, second and third bits i + 1-th decimal place; the control circuit for multiplying notebooks B to notebook A contains the thirteenth element And, the first and fourth inputs of which are connected respectively to the zero outputs of the triggers of the first and fourth binary digits of the lower notebook A, the output of this element And is connected to the inputs of the fourteenth element And and the first element NOT, the output of which connected to the first input of the fifteenth AND element, the second inputs of the mentioned AND elements are connected to the input of the first time cycle, the output of the fourteenth AND element is connected to the input of the tenth OR element, the second the output of which is connected to the eighth control input, the output of the said OR is the sixth control input and connected to the inputs of the second and third triggers, the output of the fifteenth element And is the first control input, the output of the twelfth element And is the second control input, the first input of the said element And is connected to the second time clock, its second input is connected to the tenth control input, the output of the sixteenth element And is the third control input, the output of the seventeenth element And is the fourth input of the control phenomena, the output of the eighteenth element And is the fifth control input, the first and second inputs of the sixteenth element And are connected to the first input of the thirteenth element And and the input of the third time clock, the inputs of the seventeenth element And are connected to the input of the third time clock and a single output of the trigger of the first discharge of notebook A, the inputs of the eighteenth AND element are connected with the fourth time cycle and with the single output of the trigger of the first discharge of notebook A, the seventh control input is connected to the second input of the first OR element, The seventh control input is connected to the input of the tenth OR element, the ninth control input is connected to the inputs of the second triggers of notebook C, in addition, each binary bit of the registers A, B and C contains an RS trigger, the bits of the registers A and C, except for RS triggers, contain the first the seventh AND element, the first to third OR elements, the first to fourth NOT elements, while the sixth control input is connected to the first inputs of the first and fourth AND elements, the second inputs of these elements are connected to the outputs of the third NOT element and the seventh element AND corresponding the discharge of the senior notebook, the inputs of the second and third elements And the second triggers of notebooks C are connected to the ninth control input, the second inputs of these elements are connected to the output and input of the fourth element NOT, the input of which is connected to the output of the sum of a single-bit adder, the outputs of the first and second elements And along the circuit the first elements OR, the fifth AND, the first are NOT connected to the zero input of the RS-trigger, the outputs of the third and fourth elements And along the chain of the elements of the second OR, the sixth, and the second are NOT connected to the single input of the RS-trigger, a single output of the RS-trigger and through the third element OR is connected to the input of the seventh element And, the second input of which is connected to the output of the second element NOT, the output of the fifth element And through the third element OR is connected to the second input of the seventh element And, the output of which is a single output of the trigger two tetrads C, the output of the seventh element And is connected to the second input of the fifth element And and with the input of the third element NOT, the output of which is connected to the input of the sixth element And and is the zero output of the trigger two tetrads C, the trigger three registers A is constructed similarly to the trigger va tetrad C, the only difference is that in the trigger no second and third AND gates, first and second OR elements, the fourth element HE and ninth control input.

Повышение быстродействия в предложенных способе и устройстве достигается за счет того, что в состав каждого десятичного разряда устройства введены дешифраторы двоичных кодов, хранящихся в во вторых и третьих разрядах каждой тетрады множимого и младшей тетрады множителя, матрица умножения четных десятичных чисел тетрады на четыре входа каждого сомножителя, на три выхода единиц i-го разряда, на три выхода десятков i+1-го десятичного разряда и схема управления умножением. Кроме того, каждый десятичный разряд содержит первую группу логических элементов И-ИЛИ, подключенных к входам четырех одноразрядных трехвходовых сумматоров, вторую группу элементов И-ИЛИ и три четырехразрядных регистра А, В, и С, выполненных на основе RS-триггеров.The improved performance in the proposed method and device is achieved due to the fact that binary decryptors stored in the second and third digits of each tetrad of the multiplier and the lowest tetrad of the factor, a matrix for multiplying even decimal numbers of the tetrad by four inputs of each factor are introduced into the composition of each decimal place of the device , on three outputs of units of the i-th category, on three outputs of tens of i + 1-th decimal places and the multiplication control circuit. In addition, each decimal place contains the first group of AND-OR gates connected to the inputs of four one-bit three-input adders, the second group of AND-OR elements and three four-bit registers A, B, and C, made on the basis of RS triggers.

Рассмотрим основные отличительные особенности предлагаемого способа умножения двоично-десятичных кодов. Основное отличие заключается в преобразовании кодов тетрад сомножителей, представленных в кодах 8 4 2 1, в четное десятичное число 8, 6, 4, 2, (1), применение матрицы умножения (МУ) четных чисел 8, 6, 4, 2 на 8, 6, 4, 2 четных чисел тетрад регистра В и младшей тетрады регистра А, применения обратного преобразования двухразрядного десятичного числа произведения в код 8, 4, 2, разряда единиц и в код 8, 4, 2, разряда десятков. При этом первый двоичный разряд работает традиционным способом и выполнен по известным схемным построениям. Отличительные особенности позволяют выполнить умножение всех тетрад множимого на младшею тетраду множителя практически одновременно с временем приема кода в тетрады регистров А и В. Это позволяет повысить быстродействие выполнения операции умножения четных чисел приблизительно в два-три раза. Второй отличительной особенностью способа является поочередное суммирование кодов разряда единиц и разряда десятков произведения, что позволяет выполнять умножение на одном и том же оборудовании, что требуется для выполнения умножения двоичных кодов. Увеличение оборудование имеет место только за счет построения МУ. Таким образом предлагаемые способ и устройство позволяют выполнять операции сложения как в двоичных, так и в двоично-десятичных кодах, а также умножения двоично-десятичных кодов. Особенностью предлагаемого устройства умножения также является построение всех регистров на основе простейших RS-триггеров, при этом в регистрах множителя и частичных произведений с помощью дополнительных элементов И, ИЛИ, НЕ обеспечивается задержка сигнала с выхода RS-триггеров при их переключении на время длительности исполнительного импульса сдвига или запоминания результата суммирования. Это позволяет построить каждый десятичный разряд на основе двенадцати RS-триггеров. Для построения известных устройств потребуется двадцать RS -триггеров, что в полтора раза больше. В такой же пропорции снизится потребление электропитания по сравнению с известными устройствами.Consider the main distinguishing features of the proposed method of multiplying binary decimal codes. The main difference is the conversion of the codes of the tetrads of the factors represented in the codes 8 4 2 1 into an even decimal number 8, 6, 4, 2, (1), the application of the matrix of multiplication (MU) of even numbers 8, 6, 4, 2 by 8 , 6, 4, 2 even numbers of notebooks of register B and a lower notebook of register A, applying the inverse transformation of a two-digit decimal number of a work into code 8, 4, 2, the category of units and into code 8, 4, 2, the category of tens. In this case, the first binary digit works in the traditional way and is made according to well-known circuit designs. Distinctive features make it possible to multiply all the tetrads of the multiplier by the junior multiplier of the multiplier almost simultaneously with the time the code was received in the tetrads of registers A and B. This allows you to increase the speed of the operation of multiplying even numbers by about two to three times. The second distinctive feature of the method is the sequential summation of the codes for the category of units and the category of tens of products, which allows multiplication on the same equipment, which is required to perform the multiplication of binary codes. The increase in equipment takes place only due to the construction of MU. Thus, the proposed method and device allows you to perform addition operations in both binary and binary decimal codes, as well as multiplication of binary decimal codes. A feature of the proposed multiplication device is also the construction of all registers based on the simplest RS-triggers, while the multiplier and partial product registers with the help of additional AND, OR elements DO NOT delay the signal from the output of the RS-triggers when they switch to the duration of the Executive shift pulse or remembering the result of the summation. This allows you to build each decimal place based on twelve RS-triggers. To build well-known devices, you need twenty RS-triggers, which is one and a half times more. In the same proportion, power consumption will be reduced compared to known devices.

Для пояснения работы предлагаемого устройства на фиг.1 приведена функциональная схема одного десятичного разряда. На чертеже приняты следующие обозначения: RS-триггеры (Тr) регистра В 1, триггеры регистров С и А с элементами задержки сигнала 2, 3, элементы И 4-22, 50-55, 86, 87, элементы ИЛИ 23-26, 40-42, элемент НЕ 56, одноразрядные комбинационные сумматоры 27, вход сигнала переноса из сумматора младшего разряда 28, первый вход управления (ВУ) выдачей кода разряда единиц произведения i-го десятичного разряда на входы сумматоров 29, второй ВУ выдачей кода разряда десятков произведения на входы сумматоров i+1-го десятичного разряда 30, третий ВУ выдачей кода тетрады А, если коды первых разрядов тетрад А и В равены нулю и единице соответственно, 31, четвертый ВУ выдачей кода всех тетрад В 32, пятый ВУ выдачей кода второго, третьего и четвертого разрядов тетрады А 33, шестой ВУ сдвигом кода регистров А и С 34, матрица умножения 35, входы кода десятков из младшего десятичного разряда 36, 37, 38, седьмой ВУ выдачей кода регистра В при операциях сложения двоичных и двоично-десятичных кодов 39, нулевые выходы первого-четвертого разрядов тетрады А 57-60, первый-четвертый временные такты (ВТ) 61, 62, 63, 64, восьмой ВУ 65, десятый ВУ операцией умножения 66, единичные выходы Тr второго - четвертого разрядов тетрады А 67-69, девятый ВУ 85.To explain the operation of the proposed device in figure 1 shows a functional diagram of one decimal place. The following notation is used in the drawing: RS-flip-flops (Tr) of register B 1, triggers of registers C and A with signal delay elements 2, 3, elements 4-22, 50-55, 86, 87, elements OR 23-26, 40 -42, element NOT 56, single-bit combiners 27, transfer signal input from the low-order adder 28, the first control input (IU) by issuing the discharge code of the units of the product of the i-th decimal place to the inputs of the adders 29, the second VU by issuing the discharge code of tens of products to the inputs of the adders i + 1 decimal place 30, the third WU issuing the code of the notebook A, if the codes ne of the first digits of notebooks A and B are equal to zero and one, respectively, 31, fourth WU by issuing the code of all notebooks B 32, fifth WU by issuing the code of the second, third and fourth digits of notebook A 33, sixth WU by shifting the code of registers A and C 34, multiplication matrix 35 , tens code entries from the lowest decimal place 36, 37, 38, the seventh control unit by issuing register code B for operations of adding binary and binary decimal codes 39, zero outputs of the first and fourth digits of notebook A 57-60, first and fourth time clocks (BT ) 61, 62, 63, 64, the eighth WU 65, the tenth WU operation multiply 66, single outputs Tr of the second and fourth discharges of tetrad A 67-69, ninth VU 85.

На фиг.2 приведена функциональная схема матрицы умножения четных десятичных чисел 8, 6, 4, 2 тетрады А на четные десятичные числа 8, 6, 4, 2 тетрады В. На фигуре приняты следующие обозначения: элементы ИЛИ преобразования разряда единиц произведения в двоично-десятичный код 43-46, элементы ИЛИ преобразования разряда десятков произведения в двоично-десятичный код 47-49, входы четных чисел тетрады А 1, 2, 3, 4, входы четных чисел тетрады В 5, 6, 7, 8, выходы разряда единиц произведения двоично-десятичного кода МУ 9-11, выходы разряда десятков произведения двоично-десятичного кода МУ 12-14, в каждом узле пересечения линий входов чисел А и В установлены элементы И-ИЛИ, всего шестнадцать элементов.Figure 2 shows the functional diagram of the matrix for the multiplication of even decimal numbers of 8, 6, 4, 2 tetrads A by even decimal numbers of 8, 6, 4, 2 tetrads B. The following notation is used in the figure: elements OR conversion of the discharge of units of a work into binary decimal code 43-46, elements OR converting the category of tens of works into binary decimal code 47-49, inputs of even numbers of a notebook A 1, 2, 3, 4, inputs of even numbers of a notebook B 5, 6, 7, 8, outputs of a discharge of units works of binary decimal code MU 9-11, outputs of the category of tens of works of binary-d the decimal code MU 12-14, in each node of the intersection of the lines of inputs of numbers A and B, the AND-OR elements are installed, a total of sixteen elements.

На Фиг.3 приведена функциональная схема RS-триггера с элементами И, ИЛИ, НЕ, обеспечивающими задержку сигнала с выходов триггеров 2 и 3. На фигуре приняты следующие обозначения: элементы И 70-76, элементы ИЛИ 77-79, элементы НЕ 80-83, RS-триггер 1, единичный выход триггера с задержкой сигнала 84, нулевой выход триггера с задержкой сигнала 89, ВУ сдвигом кода вправо 34, ВУ занесением суммы 85, вход суммы 1-го двоичного разряда 88.Figure 3 shows the functional diagram of the RS-trigger with the elements AND, OR, NOT, providing a delay of the signal from the outputs of the triggers 2 and 3. The figure takes the following notation: elements And 70-76, elements OR 77-79, elements NOT 80- 83, RS-trigger 1, single output of the trigger with a delay of the signal 84, zero output of the trigger with a delay of the signal 89, VU by shifting the code to the right 34, VU by entering the sum 85, the input of the sum of the 1st binary digit 88.

Предложенный объект осуществляется следующим образом. В исходном состоянии в триггерных тетрадах В и А хранятся двоично-десятичные коды множимого и множителя, в триггерных тетрадах С может храниться код результата предыдущей операции или эти триггеры установлены в нуль. На единичных выходах триггеров 1, 2, 3 присутствуют высокие потенциалы, соответствующие двоично-десятичным кодам занесенным в упомянутые триггеры. На входах управления 29-33, 34, 39, 65, 66, 85 отсутствуют высокие потенциалы. На входах ВТ 61-64 также отсутствуют высокие потенциалы. Единичные выходы Тr1 тетрады В соединены с входами И 4, 5, 6, 7, вторые входы этих элементов через ИЛИ 42 подключены к ВУ 32, 39, а выходы упомянутых элементов И соединены соответственно с входами ИЛИ 23, 24, 25, 26, входы И 8 связаны с единичным и нулевым выходами Тr1 второго и третьего разрядов тетрады В, входы И 9 соединены с нулевым и единичным выходами Тr1 второго и третьего разрядов, входы И 10 соединены с единичными выходами упомянутых триггеров тетрады В, выходы И 8, 9, 10 связаны с входами 5, 6, 7 МУ 35 соответственно, выход Тr1 четвертого разряда соединен с 8 входом МУ 35, первый-четвертый входы МУ 35 связаны с выходами И 20, 21, 22 и с единичным выходом Тr 3 четвертого двоичного разряда, двенадцатый-четырнадцатый выходы матрицы i-го десятичного разряда соединены с И 11, 12, 15 i+1-гo десятичного разряда, выходы И 11-19 через ИЛИ 23, 24, 25, 26 соединены с CM 27 соответствующих разрядов, вторые и третьи входы СМ 27 каждого двоичного разряда соединены с единичным выходом Тr 2 и входом переноса из СМ 27 младшего разряда - 28, ВУ 34 подключен к входам Тr 2, 3 тетрад С и А и к выходу ИЛИ 41, нулевые выходы всех Тr 3 младшей тетрады А соединены с входами И 50, выход который является признаком кода нулей в младшей тетраде А, нулевой выход Тr 3 младшего разряда тетрады А соединен с И 53, второй вход которого соединен с ВТ 63, вход ВТ 61 подключен к входам И 51, 52, вторые входы которых соединены с входом и выходом НЕ 56 соответственно, вход НЕ 56 связан с выходом И 50, выход И 51 соединен с входом ИЛИ 41, выход И 52 соединен с ВУ 29 и подключен к И 14, 17, 19, выход И 87 соединен с ВУ 30 и подключен к И 11, 12, 15, выход И 53 соединен с ВУ 31, ИЛИ 40, второй вход которого подключен к выходу И 55, а выход соединен с И 86, выход И 86 подключен к И 13, 16, 18, выход И 54 соединен с ВУ 32 и с входом ИЛИ 42, ВУ 39 соединены с ИЛИ 42, вход ВТ 63 соединен с И 53, 54, единичный выход Тr 3 первого разряда тетрады А соединен с И 54, 55, вход ВТ 64 подключен к И 55, ВУ 65 подключен к ИЛИ 41, выходы 67-69 соединены с И 13, 16 и 18 всех десятичных разрядов соответственно. В каждом Тr 2 (фиг.3) вход 88 соединен с И 72 и НЕ 80, выход НЕ 80 соединен с И 71, вторые входы И 71, 72 связаны с ВУ 85, прямой и инверсный выходы Тr 2 соответствующего старшего разряда соединены с И 73, 70, их вторые входы соединены с ВУ 34, выходы И 70, 71 через ИЛИ 77 соединены с И 74, выходы И 72, 73 через ИЛИ 78 соединены с И 75, выходы И 74, 75 через НЕ 81, 83 подключены к нулевому и единичному входам триггера 1, единичный выход которого через ИЛИ 79 соединен с И 76, второй вход ИЛИ 79 подключен к выходу И 74, второй вход И 76 связан с выходом НЕ 83, выход И 76 соединен с входом НЕ 82, вход и выход которого подключены к И 74, 75 соответственно, выход И 76 является единичным выходом Тr 2 i-го разряда и соединен с И 73 i-го разряда младшей тетрады, выход НЕ 82 является инверсным (нулевым) выходом Тr 2 i-го разряда и соединен с И 70 i-го разряда младшей тетрады. Триггеры 3 регистра множителя выполнены по аналогичной схеме. Отличие состоит в том, что в них исключены элементы приема кода из сумматоров, т.е. исключены И 71, 72, ИЛИ 77, 78, ВУ 85, НЕ 80 и вход 88.The proposed object is as follows. In the initial state, the binary decimal codes of the multiplier and the multiplier are stored in trigger tetrads B and A, the result code of the previous operation can be stored in trigger tetrads C, or these triggers are set to zero. On the individual outputs of triggers 1, 2, 3, there are high potentials corresponding to binary-decimal codes entered in the mentioned triggers. At the control inputs 29-33, 34, 39, 65, 66, 85 there are no high potentials. At the inputs of VT 61-64 there are also no high potentials. The single outputs of Tr1 of notebook B are connected to the inputs AND 4, 5, 6, 7, the second inputs of these elements through OR 42 are connected to VU 32, 39, and the outputs of the mentioned elements AND are connected respectively to the inputs OR 23, 24, 25, 26, inputs And 8 are connected to the unit and zero outputs Tr1 of the second and third bits of tetrad B, inputs And 9 are connected to the zero and unit outputs Tr1 of the second and third digits, inputs And 10 are connected to the unit outputs of the mentioned triggers of notebook B, outputs And 8, 9, 10 connected to the inputs 5, 6, 7 of the MU 35, respectively, the output Tr1 of the fourth category is connected to 8 inputs ohm МУ 35, the first-fourth inputs of МУ 35 are connected with the outputs And 20, 21, 22 and with a single output Tr 3 of the fourth binary digit, the twelfth-fourteenth outputs of the matrix of the i-th decimal place are connected with And 11, 12, 15 i + 1 - go to the decimal place, the outputs AND 11-19 through OR 23, 24, 25, 26 are connected to the CM 27 of the corresponding bits, the second and third inputs of the CM 27 of each binary bit are connected to a single output Tr 2 and the transfer input from the SM 27 of the least significant bit - 28, VU 34 is connected to the inputs of Tr 2, 3 of notebooks C and A and to the output of OR 41, the zero outputs of all Tr 3 of the lower notebook A are connected to inputs And 50, the output of which is a sign of a code of zeros in the lower notebook A, the zero output Tr 3 of the least significant bit of notebook A is connected to And 53, the second input of which is connected to VT 63, the input of BT 61 is connected to the inputs And 51, 52, the second inputs of which connected to the input and output of NOT 56, respectively, the input of NOT 56 is connected to the output AND 50, the output AND 51 is connected to the input OR 41, the output AND 52 is connected to the WU 29 and connected to AND 14, 17, 19, the output AND 87 is connected to the WU 30 and connected to AND 11, 12, 15, AND 53 output is connected to WU 31, OR 40, the second input of which is connected to AND 55 output, and the output is connected to AND 86, AND 86 output under it is connected to AND 13, 16, 18, the output AND 54 is connected to VU 32 and to the input OR 42, VU 39 is connected to OR 42, the input VT 63 is connected to AND 53, 54, the single output Tr 3 of the first discharge of notebook A is connected to AND 54, 55, input VT 64 is connected to AND 55, VU 65 is connected to OR 41, outputs 67-69 are connected to AND 13, 16 and 18 of all decimal places, respectively. In each Tr 2 (Fig. 3), the input 88 is connected to AND 72 and NOT 80, the output NOT 80 is connected to AND 71, the second inputs AND 71, 72 are connected to WU 85, the direct and inverse outputs Tr 2 of the corresponding senior bit are connected to AND 73, 70, their second inputs are connected to VU 34, the outputs AND 70, 71 through OR 77 are connected to AND 74, the outputs AND 72, 73 through OR 78 are connected to AND 75, the outputs AND 74, 75 through NOT 81, 83 are connected to the zero and single inputs of trigger 1, the single output of which through OR 79 is connected to AND 76, the second input of OR 79 is connected to output AND 74, the second input AND 76 is connected to output NOT 83, output AND 76 is connected to input NOT 82, input and the output of which is connected to AND 74, 75, respectively, the output AND 76 is a single output of the Tr 2 i-th category and is connected to AND 73 of the i-th category of the lowest notebook, the output NOT 82 is the inverse (zero) output of Tr 2 of the i-th discharge and connected to AND 70 of the i-th category of the younger tetrad. Triggers 3 of the multiplier register are made in a similar way. The difference is that they exclude elements of code reception from adders, i.e. excluded AND 71, 72, OR 77, 78, WU 85, NOT 80 and input 88.

Рассмотрим работу устройства при выполнении операций умножения и сложения.Consider the operation of the device when performing operations of multiplication and addition.

1. Операция умножения всех тетрад множимого на младшею тетраду множитнля выполняется за четыре временных такта (без учета времени сдвига и приема сомножителей в регистры А и В). До начала выполнения операции в регистры А и В принимаются коды множителя и множимого. Одновременно с приемом сомножителей выполняют преобразование двоично-десятичных кодов второго и третьего разрядов каждой тетрады В и младшей тетрады А в четные десятичные числа 6, 4 и 2. Названная элементарная операция (ЭО) выполняется с помощью элементов И 8, 9, 10 в тетрадах В и элементов И 20, 21, 22 в тетраде А. Выходы упомянутых элементов И и единичных выходов Тr 1 и 3 четвертых разрядов тетрад, соответствующие одному из четных десятичных чисел 8, 6, 4 и 2, подаются на соответствующие входы МУ 35, на выходах которой получают произведение одного из ряда десятичных чисел 4, 8, 12, 16, 24, 32, 36, 48, 64, полученное десятичное число преобразуют с помощью элементов ИЛИ 43-46 (фиг.2) в двоично-десятичный код единиц i-го десятичного разряда и с помощью ИЛИ 47-49 - в двоично-десятичный код десятков i-1-го разряда.1. The operation of multiplying all the tetrads of the multiplicable by the lowest tetra of the multiples is performed in four time cycles (excluding the time of shift and reception of the factors in the registers A and B). Before the operation starts, codes of multiplier and multiplier are accepted in registers A and B. Simultaneously with the reception of factors, binary-decimal codes of the second and third digits of each notebook B and the lower notebook A are converted to even decimal numbers 6, 4 and 2. The named elementary operation (EO) is performed using the elements And 8, 9, 10 in notebooks B and the elements And 20, 21, 22 in the notebook A. The outputs of the said elements And and the unit outputs Tr 1 and 3 of the fourth digits of the tetrads corresponding to one of the even decimal numbers 8, 6, 4 and 2, are fed to the corresponding inputs of MU 35, at the outputs which receive a product of one of a number decimal numbers 4, 8, 12, 16, 24, 32, 36, 48, 64, the resulting decimal number is converted using the elements OR 43-46 (figure 2) into the binary decimal code of units of the i-th decimal place and using OR 47-49 - in the binary-decimal code of tens of i-1st digits.

По ВТ1 выполняют проверку наличия нулевых значений всех триггеров младшей тетрады А. Эта ЭО выполняется элементами И 50, 51 и входа 61. При наличии нулевых значений триггеров по этому временному такту производят сдвиг кодов регистров А и С на четыре двоичных разряда вправо. Если в триггерах тетрады А хранится код чисел от 1 до 9, то по ВТ1 выполняют операцию сложения двоично-десятичных кодов разряда единиц произведения каждой тетрады В с соответствующими тетрадами С. Для выполнения этой операции на вход 61 подается высокий потенциал, который через И 52 поступает на ВУ 29. Если в разряде единиц произведения МУ 35 на выходах 9, 10, 11 присутствуют высокие потенциалы, то с выходов И 14, 17, 19 через ИЛИ 24, 25, 26 на вход См 27 поступит высокий потенциал и выполнит суммирование кода разряда единиц МУ 35, кода хранящегося в Тr 2 и сигнала переноса младшего разрядов 28. Результат с выхода СМ 27 будет занесен в Тr 2. Для выполнения этой ЭО на ВУ 85 подается исполнительный импульс занесения суммы в триггеры 2.VT1 checks for the presence of zero values of all the triggers of the lower tetrad A. This EA is performed by the elements And 50, 51 and input 61. If there are zero values of the triggers for this time step, the codes of the registers A and C are shifted by four binary digits to the right. If the triggers of notebook A contain a code of numbers from 1 to 9, then BT1 performs the operation of adding binary decimal codes for the category of units of the product of each notebook B with the corresponding notebooks C. To perform this operation, high potential is applied to input 61, which is fed through I 52 at VU 29. If high potentials are present in the discharge of units of the product of MU 35 at the outputs 9, 10, 11, then from the outputs AND 14, 17, 19 through OR 24, 25, 26 a high potential will come to the input Sm 27 and will perform the summation of the discharge code units of MU 35, the code stored in Tr 2 and the signal transferring the least significant bits 28. The result from the output of SM 27 will be recorded in Tr 2. To perform this EO, an executive impulse of entering the sum into triggers 2 is supplied to WU 85.

По ВТ2 выполняют операцию сложения двоичных кодов разряда десятков произведения i-го десятичного разряда с i+1-м десятичным разрядом тетрады С. Эта операция выполняется путем подачи на вход И 87 высоких потенциалов ВТ 62 и ВУ 66. Высокий потенциал с И 87, по ВУ 30 поступит на входы И 11, 12, 15. Если на выходе 12, 13 и 14 МУ 35 имеет место высокий потенциал, то с выхода упомянутых элементов И через ИЛИ 23, 24, 25 на вход СМ 27 поступит высокий потенциал. С выхода СМ 27 будет получен результат суммирования, который будет занесен в Тr 2.BT2 performs the operation of adding binary codes of the tens digit of the product of the i-th decimal place with i + 1-decimal place of tetrad C. This operation is performed by applying high potentials of VT 62 and VU 66 to input I 87. High potential from AND 87, by VU 30 will go to the inputs And 11, 12, 15. If at the output 12, 13 and 14 of the MU 35 there is a high potential, then from the output of the mentioned AND elements through OR 23, 24, 25, the high potential will come to the input of SM 27. From the output of SM 27, the result of the summation will be obtained, which will be recorded in Tr 2.

По ВТ3 анализируют состояние Тr 3 первого разряда тетрады А. Если код этого триггера равен нулю, а код Тr 1 первого разряда тетрады В равен единице, то выполняется операция сложения кодов младшей тетрады А с кодами тетрад С. При этом на ВТ 63 подают высокий потенциал, который по цепи элементов И 53, ВУ 31, ИЛИ 48, И 86 разрешает прохождение сигналов с единичных выходов Тr 3 второго-четвертого разрядов тетрады А через И 13, 16, 18, ИЛИ 24, 25, 26 на входы CM 27. Если код Тr 3 первого разряда тетрады А равен единице, то выполняют операцию сложения кодов всех тетрад В и С. При этом на вход 63 поступает высокий потенциал, который через И 54, ВУ 32, ИЛИ 42 разрешает прохождение сигналов с единичных выходов Тr 1 через И 4, 5, 6, 7, ИЛИ 23, 24, 25, 26 на входы СМ 27. Результат суммирования заносят в Тr2.Using BT3, the state of Tr 3 of the first discharge of tetrad A is analyzed. If the code of this trigger is zero, and the code of Tr 1 of the first digit of tetrad B is one, then the operation of adding the codes of the lower tetrad A to the codes of tetrad C. In this case, high potential is applied to BT 63 which on the chain of elements I 53, VU 31, OR 48, AND 86 allows the passage of signals from the unit outputs Tr 3 of the second or fourth bits of notebook A through And 13, 16, 18, OR 24, 25, 26 to the inputs of CM 27. If code Tr 3 of the first discharge of notebook A is equal to one, then the operation of adding codes of all notebooks B and C. is performed. At the same time, high potential arrives at input 63, which, through I 54, VU 32, OR 42, allows signals from the single outputs of Tr 1 to pass through AND 4, 5, 6, 7, OR 23, 24, 25, 26 to the inputs of SM 27. The result of the summation is entered in Tr2.

По ВТ4, при равенстве единице кодов Тr 1,3 первых разрядов тетрады А и В выполняют сложение кода триггеров второго, третьего и четвертого разрядов тетрады А с кодами тех тетрад С, в которых код Тr 1 первого разряда тетрады В равен единице. При выполнении этой операции на ВТ 64 подают высокий потенциал, который по цепи элементов И 55, ИЛИ 40, И 86 поступает на входы И 13, 16, 18 и далее на входы СМ 27 и Тr 2. Выход И 55 является ВУ 33. Примеры выполнения операции умножения кодов тетрады А на тетраду В приведены в таблице 1.According to BT4, if the codes of Tr 1.3 of the first bits of notebook A and B are equal to one, the trigger code of the second, third, and fourth bits of notebook A with the codes of those notebooks C in which the code Tr 1 of the first bit of notebook B is equal to one is added. When this operation is performed, BT 64 delivers a high potential, which, through the circuit of elements AND 55, OR 40, AND 86, is supplied to the inputs AND 13, 16, 18 and further to the inputs SM 27 and Tr 2. The output AND 55 is WU 33. Examples the operation of multiplying the codes of tetrad A by tetrad B is shown in table 1.

Таблица 1.Table 1. ВариантыOptions Обозначение тетрадNotebook designation Произведение МУ четных чиселMU product of even numbers Код первых разрядов тетрад А и ВCode of the first digits of notebooks A and B Сложение кодов матрицы с кодом регистра СAddition of matrix codes with register code C Произведение (регистр С) четных чиселThe product (register C) of even numbers Корректировка произведения четных чиселCorrection of the product of even numbers Произведение тетрады А на В (регистр С)The product of notebook A by B (register C) АBUT ВAT А1A1 B1B1 t1t1 t2t2 t3t3 t4t4 1one 66 66 3636 00 00 0606 3636 3636 -- -- 3636 22 4four 77 2424 00 1one 0404 2424 2424 С+АC + A -- 2828 33 77 4four 2424 1one 00 0404 2424 2424 С+ВC + B -- 2828 4four 55 55 1616 1one 1one 0606 1616 1616 С+ВC + B С+АC + A 2525

А, В, С - регистры множителя, множимого, произведения.A, B, C - registers of the multiplier, multiplicative, product.

А1, B1 - значение кодов первых двоичных разрядов тетрад А и В. При А1=0, В1=0 числа тетрад четные, при А1=1, В1=1 - нечетные.A1, B1 - the value of the codes of the first binary digits of tetrads A and B. At A1 = 0, B1 = 0, the number of tetrads is even, with A1 = 1, B1 = 1 - odd.

2. Операция сложения чисел, представленных как в двоичных, так и в двоично-десятичных кодах, выполняется за три временных такта. По ВТ1 принимает код второго слагаемого в регистр В, код первого слагаемого хранится в регистре С. На время выполнения операции на ВТ 39 подается высокий потенциал, поступающий через ИЛИ 42 на входы И 4, 5, 6, 7 и далее на вход ИЛИ 23, 24, 25, 26 и входы СМ 27 всех разрядов. По ВТ2 формируется потенциалы переносов 28 и суммы на выходах СМ 27. По ВТЗ результат суммирования заносится в Тr 2 регистра С. При этом на ВУ 85 поступает сигнал. Если триггер 2 хранит код нуля, а по входу 88 (фиг.3) поступает высокий потенциал с СМ 27, то сигнал по цепи И 72, ИЛИ 78, И 75, НЕ 83 поступает на единичный вход RS-триггера 1 и устанавливает его в единицу. На время длительности сигнала приема кода за счет связи с выхода НЕ 83 с входом И 76 будет обеспечена задержка сигнала с упомянутого выхода. Если триггер меняет свое состояние с единицы на нуль, то за счет связи с выхода И 74, через ИЛИ 79 будет искуственно поддерживаться высокий потенциал с И 76 на время длительности сигнала на ВУ 85. В том случае, если значения потенциалов с входа 88 и выхода 76 совпадают, триггер сохранит свое состояние. Работа триггера 2 при выполнении ЭО сдвига кода аналогична его работе при приеме кода из СМ 27. Отличие состоит в том, что сигнал выполнения сдвига поступает на ВУ 34 и элементы И 70, 73, вторые входы которых управляются выходами 84 и 89 соответствующего разряда.2. The operation of adding numbers represented in both binary and binary decimal codes is performed in three time steps. Via BT1, it receives the code of the second term in register B, the code of the first term is stored in register C. For the duration of the operation, BT 39 is supplied with a high potential coming through OR 42 to inputs AND 4, 5, 6, 7 and then to input OR 23, 24, 25, 26 and SM 27 inputs of all categories. According to VT2, transfer potentials 28 and sums at the outputs of SM 27 are formed. According to VTZ, the summation result is recorded in Tr 2 of register C. At the same time, a signal is sent to WU 85. If trigger 2 stores a zero code, and high potential is received from SM 27 at input 88 (Fig. 3), then the signal on the AND 72, OR 78, AND 75, NOT 83 circuit goes to the single input of the RS trigger 1 and sets it to unit. For the duration of the signal for receiving the code due to communication from the output NOT 83 with the input AND 76, a delay of the signal from the mentioned output will be provided. If the trigger changes its state from one to zero, then due to communication from the output AND 74, through OR 79 the high potential with AND 76 will be artificially maintained for the duration of the signal duration at WU 85. In the event that the potential values from input 88 and output 76 match, the trigger will retain its state. The operation of trigger 2 when performing an EO shift of the code is similar to its operation when receiving a code from SM 27. The difference is that the signal for performing the shift arrives at WU 34 and elements I 70, 73, the second inputs of which are controlled by the outputs 84 and 89 of the corresponding discharge.

Основные технические характеристики предлагаемого устройства приведены в таблице 2.The main technical characteristics of the proposed device are shown in table 2.

Таким образом, предлагаемые способ и устройство обеспечивают повышение быстродействия выполнения операции умножения двоично-десятичных кодов, выполнение операций сложения слагаемых, представленных как в двоично-десятичных, так и в двоичных кодах при минимальных затратах оборудования.Thus, the proposed method and device provide improved performance of the operation of multiplying binary decimal codes, performing operations of addition of terms represented both in binary decimal and binary codes with minimal hardware costs.

Таблица 2table 2 Основные технические характеристики одного десятичного разряда устройства.The main technical characteristics of one decimal place of the device. №No. Наименование характеристикName of characteristics Известные устройстваKnown Devices ПрототипPrototype Предлагаемый объектSuggested facility ПримечаниеNote 1one Выполнение операций умножения и сложения в двоично-десятичным и в двоичных кодахPerforming operations of multiplication and addition in binary decimal and binary codes НетNo НетNo Естьthere is   22 Среднее время выполнения операции умножения кодов одной тетрады, в тактах,…ед.The average time to complete the operation of multiplying the codes of one tetrad, in measures, ... units 55 55 33   33 Наличие матрицы умножения кодов в каждом десятичном разрядеThe presence of a matrix of multiplication codes in each decimal place НетNo НетNo Естьthere is Повышается быстродействие по сравнению с устройствами комбинационного типаImproves performance compared to combination devices 4four Число элементов И-ИЛИ для построения матрицы умножения,…ед.The number of AND-OR elements for constructing the matrix of multiplication, ... units -- -- 1616   ⁵11 1 ⁵ 11 1 Число RS-триггеров для построения одного десятичного разряда,…ед.The number of RS triggers for constructing one decimal place, ... units 20twenty 20twenty 1212   66 Оринтировочное оценка оборудования одного десятичного разряда по числу входов и логических элементов (без учета схемы управления)Estimation of equipment of one decimal place by the number of inputs and logic elements (excluding control circuit)   320320 390390  

Claims (2)

1. Способ умножения двоично-десятичных кодов, заключающийся в сложении кодов регистров множимого В и частичных произведений С столько раз, сколько десятичных единиц содержит младшая тетрада регистра множителя А и сдвига кодов регистров А и С на четыре двоичных разряда в сторону младших разрядов с последовательным умножением всех тетрад регистра В на тетрады регистра А, отличающийся тем, что множитель и множимое принимают соответственно в регистры А и B в кодах 8, 4, 2, 1 и одновременно преобразуют коды второго, третьего и четвертого двоичных разрядов каждой тетрады триггеров регистра В и младшей тетрады регистра А в четные десятичные числа 8, 6, 4, 2, с помощью матрицы умножения получают произведение, равное одному из десятичных чисел 4, 8, 12, 16, 24, 32, 36, 48 и 64, полученное число преобразуют в двоично-десятичный код; по первому временному такту определяют наличие нулевых значений триггеров первого - четвертого разрядов младшей тетрады А, при нулевых значениях упомянутых триггеров операцию умножения кода регистра В на код младшей тетрады регистра А не производят, а выполняют сдвиг кодов регистров А и С на четыре двоичных разряда в сторону младших разрядов, если код тетрады А не равен нулю, то суммируют двоично-десятичный код разряда единиц произведения матрицы умножения всех десятичных разрядов регистра В с соответствующими разрядами регистра С; по второму временному такту суммируют коды разряда десятков матрицы умножения 1-го разряда с кодом i+1-й тетрады регистра С; по третьему временному такту, если код первого разряда младшей тетрады А равен нулю, а первый разряд i-й тетрады В равен единице, суммируют код младшей тетрады А с кодом i-й тетрады С соответствующего десятичного разряда; по третьему такту суммируют коды тетрад В и С, если код первого разряда тетрады А равен единице; по четвертому такту при равенстве единице кодов первых разрядов тетрад А и В выполняют сложение кодов второго, третьего и четвертого разрядов тетрады А с соответствующими тетрадами регистра С; после выполнения умножения тетрад регистра В на код младшей тетрады регистра А производят сдвиг кода регистров А и С на четыре двоичных разряда вправо, операцию умножения заканчивают после умножения всех тетрад регистра А на тетрады регистра В.1. A method of multiplying binary decimal codes by adding the codes of the registers of the multiplicable B and partial products C as many times as the decimal units contains the lower tetrad of the register of the factor A and shifting the codes of the registers A and C by four binary digits in the direction of the least significant bits with sequential multiplication all the notebooks of register B to the notebooks of register A, characterized in that the multiplier and the multiplier are received respectively in registers A and B in codes 8, 4, 2, 1 and simultaneously convert the codes of the second, third and fourth binary rows of each tetrad of triggers of register B and the lower tetrad of register A into even decimal numbers 8, 6, 4, 2, using the multiplication matrix we obtain the product equal to one of the decimal numbers 4, 8, 12, 16, 24, 32, 36, 48 and 64, the resulting number is converted to binary decimal code; according to the first time step, the presence of zero values of the triggers of the first and fourth digits of the lower notebook A is determined, at zero values of the mentioned triggers, the operation of multiplying the register code B by the code of the lower notebook of register A is not performed, and the codes of the registers A and C are shifted by four binary digits to the side the least significant bits, if the code of tetrad A is not equal to zero, then the binary-decimal code of the category of units of the product of the product of the matrix of multiplication of all decimal places of register B with the corresponding bits of register C is added; the second time cycle sums the discharge codes of tens of the matrix of multiplication of the 1st category with the code i + 1 of the first notebook of register C; according to the third time step, if the code of the first digit of the lowest notebook A is equal to zero, and the first bit of the i-th notebook B is equal to one, summarize the code of the lower notebook A with the code of the i-th notebook C of the corresponding decimal digit; the third measure sums the codes of notebooks B and C, if the code of the first discharge of notebook A is equal to one; in the fourth step, when the codes of the first bits of notebooks A and B are equal to one, the codes of the second, third, and fourth bits of notebook A are added together with the corresponding notebooks of register C; after the multiplication of the notebooks of the register B by the code of the younger notebooks of the register A, the code of the registers A and C is shifted by four binary digits to the right, the multiplication operation is completed after the multiplication of all the notebooks of the register A by the notebooks of the register B. 2. Устройство умножения двоично-десятичных кодов, отличающееся тем, что содержит n-разрядные триггерные регистры множителя А, множимого В и частичных произведений С, трехвходовые сумматоры комбинационного типа, каждый десятичный разряд представляют тетрадами А, В, С в коде 8, 4, 2, 1, т.е. четырехразрядными триггерными регистрами А, В и С, содержит первую группу логических элементов И-ИЛИ передачи на выходы сумматоров кодов всех тетрад В, второго, третьего и четвертого разрядов тетрады А, кодов единиц произведения i-го десятичного разряда и кодов десятков произведения i-1-го десятичного разряда, логические элементы И преобразования двоично-десятичных кодов второго и третьего двоичных разрядов тетрад В и младшей тетрады А в десятичные числа 6, 4, 2, матрицу умножения десятичных чисел 8, 6, 4, 2 на 8, 6, 4, 2 со схемами преобразования двухразрядного десятичного числа в двоично-десятичные коды единиц и десятков произведения, логические элементы И, ИЛИ, НЕ управления умножением тетрад В на тетраду А, а также первый вход управления выдачей кода разряда единиц произведения на входы сумматоров второго, третьего и четвертого разрядов i-го десятичного разряда, второй вход управления выдачей кода разряда десятков произведения на входы сумматоров первого, второго и третьего двоичных разрядов i+1-го десятичного разряда, третий вход управления выдачей кода второго, третьего и четвертого разрядов младшей тетрады регистра А на входы соответствующих сумматоров, если коды первых разрядов тетрад А и В равны нулю и единице соответственно, четвертый вход управления выдачей кода тетрады В на входы сумматоров, если код младшей тетрады А равен единице, пятый вход управления выдачей кода тетрады А, если коды первых разрядов младшей тетрады А и i-й тетрады В равны единице; шестой вход управления сдвигом кодов регистров А и С вправо на один десятичный разряд; седьмой вход управления выдачей кодов регистра В при операциях сложения двоичных и двоично-десятичных кодов; восьмой вход управления сдвигом кодов регистров А и С; поступающий от центрального устройства управления; девятый вход управления занесением суммы в регистр С; десятый вход управления выполнением операции умножения, а также первый второй, третий и четвертый временные такты выполнения операцией умножения, при этом единичные выходы первых триггеров тетрады В соединены с первыми входами первых элементов И, вторые входы которых подключены к выходу первого элемента ИЛИ, первый вход которого соединен с четвертым входом управления, а выходы первых элементов И соединены с первыми входами вторых элементов ИЛИ, выходы которых связаны с первыми входами одноразрядных сумматоров, единичный выход первого триггера первого разряда тетрады В соединен с первым входом одиннадцатого элемента И, второй его вход через одиннадцатый элемент ИЛИ связан с третьим и пятым входами управления, первые входы вторых элементов И второго, третьего и четвертого двоичных разрядов соединены с девятым, десятым и одиннадцатым выходами матрицы умножения соответственно, вторые входы этих элементов И связаны с первым входом управления, выходы упомянутых элементов И соединены с вторыми входами вторых элементов ИЛИ, первые входы третьих элементов И связаны с единичными выходами триггеров второго, третьего и четвертого разрядов тетрады А, вторые входы этих элементов И связаны с выходом одиннадцатого элемента И, выходы третьих элементов И соединены с третьими входами вторых элементов ИЛИ второго, третьего и четвертого разрядов, первые входы четвертых элементов И первого, второго и третьего двоичных разрядов связаны с двенадцатым, тринадцатым и четырнадцатым выходами матрицы умножения i-1-го десятичного разряда, вторые входы четвертых элементов И подключены к второму входу управления, выходы упомянутых элементов И соединены с четвертыми входами вторых элементов ИЛИ первого, второго и третьего двоичных разрядов i-го десятичного разряда, вторые и третьи входы комбинационных сумматоров связаны с единичными выходами триггеров одноименных разрядов тетрады С и с выходами переносов сумматоров младших разрядов соответственно; выход переноса сумматора четвертого двоичного разряда является входом переноса в первый разряд сумматора старшего десятичного разряда, выходы суммы каждого сумматора соединены с входами триггеров тетрады С, к входам триггеров тетрады С также подключены шестой и девятый входы управления, первый и второй входы пятого элемента И подключены к единичным выходам триггеров третьего и второго разрядов младшей тетрады А, входы шестого элемента И связаны с единичным и нулевым выходами триггеров третьего и второго разряда соответственно, входы седьмого элемента И соединены с нулевым и единичным выходами триггеров третьего и второго разрядов соответственно, упомянутые седьмой, шестой и пятый элементы И являются схемой преобразования двоично-десятичного кода второго и третьего разрядов младшей тетрады А в четное десятичное число, их выходы связаны с первым, вторым и третьим входами матрицы умножения, единичный выход триггера четвертого разряда тетрады А подключен к четвертому входу упомянутой матрицы; восьмой, девятый и десятый элементы И с соответствующими связями являются схемой преобразования двоично-десятичного кода в десятичное число тетрады В, выходы восьмого, девятого и десятого элементов И и единичный выход триггера четвертого разряда тетрады В соединены с пятым, шестым, седьмым и восьмым входами матрицы умножения; матрица умножения четных десятичных чисел содержит 16 элементов И-ИЛИ, расположенных в точках пересечения линий выходов седьмого, шестого и пятого элементов И и единичного выхода триггера четвертого разряда тетрады А и выходов восьмого, девятого и десятого элементов И и единичного выхода триггера четвертого разряда тетрады В, каждая точка пересечения упомянутых линий соответствует значениям одного из четных десятичных чисел 4, 8, 12, 16, 24, 32, 36, 48, и 64, выходы элементов ИЛИ каждой точки пересечения входов матрицы умножения соединены с точками, соответствующими равным числам произведения, выходы элементов ИЛИ каждого узла матрицы соединены с входами третьего, четвертого, пятого и шестого элементов ИЛИ, выходы которых, кроме шестого, соответствуют двоично-десятичным кодам разряда единиц произведения i-го десятичного разряда, соответствующие выходы элементов ИЛИ узлов матрицы связаны с входами седьмого, восьмого и девятого элементов ИЛИ, выходы которых соответствуют двоично-десятичным кодам разряда десятков произведения i-го десятичного разряда и соединены с первыми входами четвертых элементов И первого, второго и третьего разрядов i+1-го десятичного разряда; схема управления умножением тетрад В на тетраду А содержит тринадцатый элемент И, первый - четвертый входы которого соединены соответственно с нулевыми выходами триггеров первого - четвертого двоичных разрядов младшей тетрады А, выход этого элемента И соединен с входами четырнадцатого элемента И и первого элемента НЕ, выход которого связан с первым входом пятнадцатого элемента И, вторые входы упомянутых элементов И подключены к входу первого временного такта, выход четырнадцатого элемента И соединен с входом десятого элемента ИЛИ, второй вход которого подключен к восьмому входу управления, выход упомянутого ИЛИ является шестым входом управления и соединен с входами вторых и третьих триггеров, выход пятнадцатого элемента И является первым входом управления, выход двенадцатого элемента И является вторым входом управления, первый вход упомянутого элемента И соединен с вторым временным тактом, второй его вход связан с десятым входом управления, выход шестнадцатого элемента И является третьим входом управления, выход семнадцатого элемента И является четвертым входом управления, выход восемнадцатого элемента И является пятым входом управления, первый и второй входы шестнадцатого элемента И соединены с первым входом тринадцатого элемента И и входом третьего временного такта, входы семнадцатого элемента И соединены с входом третьего временного такта и единичным выходом триггера первого разряда тетрады А, входы восемнадцатого элемента И связаны с четвертым временным тактом и с единичным выходом триггера первого разряда тетрады А, седьмой вход управления подключен к второму входу первого элемента ИЛИ, восьмой вход управления подключен к входу десятого элемента ИЛИ, девятый вход управления подключен к входам вторых триггеров тетрады С, кроме того, каждый двоичный разряд регистров А, В и С содержит RS-триггер, разряды регистров А и С, кроме RS-триггеров, содержат первый - седьмой элементы И, первый - третий элементы ИЛИ, первый - четвертый элементы НЕ, при этом шестой вход управления соединен с первыми входами первого и четвертого элементов И, вторые входы этих элементов соединены с выходами третьего элемента НЕ и седьмого элемента И соответствующего разряда старшей тетрады, входы второго и третьего элементов И вторых триггеров тетрад С соединены с девятым входом управления, вторые входы этих элементов связаны с выходом и входом четвертого элемента НЕ, вход которого связан с выходом суммы одноразрядного сумматора, выходы первого и второго элементов И по цепи элементов первый ИЛИ, пятый И, первый НЕ связаны с нулевым входом RS-триггера, выходы третьего и четвертого элементов И по цепи элементов второй ИЛИ, шестой И, второй НЕ связаны с единичным входом RS-триггера, единичный выход RS-триггера через третий элемент ИЛИ соединен с входом седьмого элемента И, второй вход которого связан с выходом второго элемента НЕ, выход пятого элемента И через третий элемент ИЛИ подключен к второму входу седьмого элемента И, выход которого является единичным выходом триггера два тетрады С, выход седьмого элемента И соединен с вторым входом пятого элемента И и с входом третьего элемента НЕ, выход которого подключен к входу шестого элемента И и является нулевым выходом триггера два тетрады С, триггер три регистра А построен аналогично триггеру два тетрады С, отличие состоит только в том, что в этом триггере отсутствуют второй и третий элементы И, первый и второй элементы ИЛИ, четвертый элемент НЕ и девятый вход управления. 2. A device for multiplying binary decimal codes, characterized in that it contains n-bit trigger registers of the factor A, multiplied B and partial products C, three-input combiners, each decimal digit is represented by tetrads A, B, C in code 8, 4, 2, 1, i.e. four-digit trigger registers A, B and C, contains the first group of logical elements AND-OR transmission to the outputs of the adders codes of all notebooks B, second, third and fourth digits of notebook A, unit codes of the product of the i-th decimal place and tens of codes of the product i-1 -th decimal place, logical elements AND conversions of binary-decimal codes of the second and third binary digits of tetrads B and the lower tetrad A to decimal numbers 6, 4, 2, the matrix of multiplication of decimal numbers 8, 6, 4, 2 by 8, 6, 4 , 2 with two conversion schemes a binary decimal number into binary decimal codes of units and tens of a product, logical elements AND, OR, NOT control the multiplication of notebooks B to notebook A, as well as the first input to control the output of the code for the discharge of units of the product to the inputs of the adders of the second, third, and fourth bits of the ith decimal place, the second input for controlling the issuance of the discharge code of tens of products to the inputs of the adders of the first, second and third binary digits i + 1 of the decimal place, the third input for controlling the issuance of the code of the second, third and fourth of the digits of the lower notebook of register A to the inputs of the corresponding adders, if the codes of the first bits of notebooks A and B are equal to zero and one, respectively, the fourth input of the control of issuing the code of notebook B to the inputs of the adders, if the code of the younger notebook of notebook A is equal to one, the fifth input of the control of issuing the notebook code And, if the codes of the first digits of the lower notebook A and the i-th notebook B are equal to one; the sixth input control shift codes of the registers A and C to the right by one decimal place; the seventh input control the issuance of register codes in operations of addition of binary and binary decimal codes; the eighth input control shift codes of the registers A and C; coming from a central control device; the ninth input control entry of the amount in the register C; the tenth input of the control of the multiplication operation, as well as the first second, third and fourth time steps of the multiplication operation, while the single outputs of the first triggers of tetrad B are connected to the first inputs of the first elements AND, the second inputs of which are connected to the output of the first OR element, the first input of which connected to the fourth control input, and the outputs of the first AND elements connected to the first inputs of the second OR elements, the outputs of which are connected to the first inputs of single-bit adders, a single output of the first the trigger of the first discharge of tetrad B is connected to the first input of the eleventh AND element, its second input through the eleventh OR element is connected to the third and fifth control inputs, the first inputs of the second AND elements of the second, third and fourth binary digits are connected to the ninth, tenth and eleventh outputs of the multiplication matrix accordingly, the second inputs of these elements AND are connected to the first control input, the outputs of the mentioned elements AND are connected to the second inputs of the second elements OR, the first inputs of the third elements AND are connected to one the outputs of the triggers of the second, third and fourth digits of notebook A, the second inputs of these elements AND are connected to the output of the eleventh element And, the outputs of the third elements And are connected to the third inputs of the second elements OR of the second, third and fourth digits, the first inputs of the fourth elements And the first, second and the third binary digits are connected with the twelfth, thirteenth and fourteenth outputs of the matrix of multiplication of the i-1st decimal digit, the second inputs of the fourth elements are connected to the second control input, the outputs will be mentioned th AND gates are connected to fourth inputs of the second element or the first, second and third bits of i-th decimal place, second and third inputs of the adders are connected with the combination unit outputs triggers of like bits tetrad C and transfers the outputs of adders LSBs respectively; the transfer output of the adder of the fourth binary digit is the transfer input to the first bit of the adder of the senior decimal place, the sum outputs of each adder are connected to the inputs of the triggers of notebook C, the sixth and ninth control inputs are also connected to the inputs of the triggers of notebook C, the first and second inputs of the fifth element And are connected to the individual outputs of the triggers of the third and second bits of the lower notebook A, the inputs of the sixth element And are connected with the single and zero outputs of the triggers of the third and second bits, respectively, the inputs of the seventh element And are connected to the zero and single outputs of the triggers of the third and second digits, respectively, the seventh, sixth and fifth elements mentioned are a circuit for converting the binary decimal code of the second and third digits of the lower tetrad A to an even decimal number, their outputs are connected with the first, second and the third inputs of the matrix of multiplication, the single output of the trigger of the fourth category of notebook A is connected to the fourth input of the matrix; the eighth, ninth, and tenth elements of And, with the corresponding connections, are a scheme for converting the binary decimal code to the decimal number of tetrad B, the outputs of the eighth, ninth, and tenth elements of And and the single output of the trigger of the fourth digit of tetrad B are connected to the fifth, sixth, seventh, and eighth inputs of the matrix multiplication; the even decimal multiplication matrix contains 16 AND-OR elements located at the intersection of the lines of the outputs of the seventh, sixth and fifth elements of AND and the single output of the trigger of the fourth discharge of notebook A and the outputs of the eighth, ninth and tenth elements of And and the single output of the trigger of the fourth discharge of notebook B , each intersection point of the mentioned lines corresponds to the values of one of the even decimal numbers 4, 8, 12, 16, 24, 32, 36, 48, and 64, the outputs of the elements OR of each intersection point of the inputs of the multiplication matrix are connected to points, corresponding to the equal numbers of the product, the outputs of the OR elements of each matrix node are connected to the inputs of the third, fourth, fifth and sixth elements of OR, the outputs of which, except for the sixth, correspond to binary-decimal discharge codes of the units of the product of the i-th decimal digit, the corresponding outputs of the elements OR of the matrix nodes connected to the inputs of the seventh, eighth and ninth elements OR, the outputs of which correspond to binary decimal codes of the tens of the product of the i-th decimal place and are connected to the first inputs of tvertyh elements of first, second and third bits i + 1-th decimal place; the control circuit for the multiplication of notebooks B to notebook A contains the thirteenth element And, the first and fourth inputs of which are connected respectively to the zero outputs of the triggers of the first and fourth binary digits of the lower notebook A, the output of this element And is connected to the inputs of the fourteenth element And and the first element NOT, the output of which connected to the first input of the fifteenth element AND, the second inputs of the mentioned elements AND are connected to the input of the first time cycle, the output of the fourteenth element And is connected to the input of the tenth element OR, sec the first input of which is connected to the eighth control input, the output of the aforementioned OR is the sixth control input and connected to the inputs of the second and third triggers, the output of the fifteenth element And is the first control input, the output of the twelfth element And is the second control input, the first input of the said element And is connected to the second time clock, its second input is connected to the tenth control input, the output of the sixteenth element And is the third control input, the output of the seventeenth element And is the fourth input of the control alarm, the output of the eighteenth element And is the fifth control input, the first and second inputs of the sixteenth element And are connected to the first input of the thirteenth element And and the input of the third time clock, the inputs of the seventeenth element And are connected to the input of the third time clock and a single output of the trigger of the first discharge of notebook A, the inputs of the eighteenth AND element are connected with the fourth time cycle and with the single output of the trigger of the first discharge of notebook A, the seventh control input is connected to the second input of the first OR element, the seventh control input is connected to the input of the tenth OR element, the ninth control input is connected to the inputs of the second triggers of notebook C, in addition, each binary bit of the registers A, B and C contains an RS trigger, the bits of the registers A and C, except for RS triggers, contain the first is the seventh AND element, the first is the third OR element, the first is the fourth NOT element, while the sixth control input is connected to the first inputs of the first and fourth AND elements, the second inputs of these elements are connected to the outputs of the third NOT element and the seventh element AND correspond the main discharge of the senior notebook, the inputs of the second and third elements And the second triggers of notebooks C are connected to the ninth control input, the second inputs of these elements are connected to the output and input of the fourth element NOT, the input of which is connected to the output of the sum of a single-bit adder, the outputs of the first and second elements the circuit of the elements is the first OR, the fifth AND, the first is NOT connected to the zero input of the RS-trigger, the outputs of the third and fourth elements And the circuit of the elements of the second OR, the sixth, and the second are NOT connected to the single input of the RS-trigger, a single output of RS-tr igger through the third element OR is connected to the input of the seventh element And, the second input of which is connected to the output of the second element NOT, the output of the fifth element And through the third element OR is connected to the second input of the seventh element And, the output of which is a single output of the trigger two tetrads C, the output of the seventh element And is connected to the second input of the fifth element And and with the input of the third element NOT, the output of which is connected to the input of the sixth element And and is the zero output of the trigger two tetrads C, the trigger three registers A is built similar to trig Yeru two tetrads C, the only difference is that in the trigger no second and third AND gates, first and second OR elements, the fourth element HE and ninth control input.

Images