SU662939A1 - Multiplier - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ сумматора, причем выход первого раз р да первого коммутатора соединен со входами первых шести разр дов накапливающего.сумматора, выходы вт рого коммутатора соединены со второ группой информационных входов комбинационного сумматора. На фиг.1 приведена структурна  с ма устройства умножени , на фиг.2 пример выполнени  блока анализа раз р дов. Устройство содержит сдвигающий регистр 1, первый коммутатор 2, регистр первого операнда 3, накаплива Ю1ЦИЙ сумматор 4, регистр второго оп ранда 5, второй коммутатор 6, комби национный сумматор 7, блок анализа разр дов 8, входную шину 9, выходну шину 10, первую 11 и вторую 12 упра л ющие шины, элементы И 13 и ИЛИ 14 вход щие в состав блока анализа-раз р дов 8. В предлагаемом устройстве сомножители А и В и результат X представ лены в избыточной :позиционной однородной системе счислени  с основани 4 и естественным пор дком весов, .т. . CV/2 . А 1а;4- - , i,b,-, Ч/2 X-,r xi4-V где цифры ai Ь; хj 2,1,0,1,2. . На входных шинах 9 и выходных шинах 10 применено Пространственное кодирование . Наличие единицы на шине .: .1,2,3,4 соответствует соотвётственн цифрам 1,2,1,2. Нулю сортв етствуёт, отсутс вйе сигнала на всех шинах. Вычислени  в устройстве ведутс  п следующему алгоритму: ; ; Исходное с:ос;тЬ ние: . (4) в каждом 1-м цикле: Первый такт: i - . . .f4-2oiBi.i . (5) . А,- А,-. + 4-а; Второй такт: Н- н;. , , - 1 Ь ,В.,.4-Ъ хретий тактЧ , если Hj --1,1 I, если -1, -0,1 i-zHO если -0,,,1 1, если О , li Н; -i 1,1 2, если 1, 12. если 1. (н,--х;.(10) где h и Bj - сомножители А и В, пре ставленные только i старшими разр да ми. : . ,,;; в ИСХОДНОМ состо нии, в соответст вии с (4), в регистрах 3 и 5 и в сум . маторе 4 записаны нули. При каждом i-M цикле вычислени  регистре 1 единица находитс в (21+1)-м.разр де, т.е. в нем записано число , . В первом такте по сигналу в синхронизирующей шине 11 на входные шины 9 принимаетс  цифра а,, т.е. :-1-  после зап той цифра сомножител  А. Она поступает на управл ющие входы комму 1татора 2 и, в зависимости от того, какое значение 1, I, 2 или 2 прини мает , на сумматор 4 выдаетс  пр мой , дополнительный, удвоенный пр мой или удвоенный дополнительный код .числа ,хран щийс  в этом такте на .регистре 3. Одновременно с этим цифра а, с помощью коммутатора 6 управл ет аналогичньпи образом выдачей на сумматор 7 кода регистра 1. Таким обpaiaOM , после сн ти  сигнала в шине 11, 5 соответствии с (5) и (6) на сумматоре 4 образуетс  код н|, в регист-. .ре 3 код i J , а в регистре 5 - кодВ(-1, Второй такт аналогичен первому. В этом такте по сигналу в шине 11 на входные шины 9 поступает цифра bi, т.е. i-  после Зап той цифра сомножител  В, В результате, после сн ти  сигнала в шине 11, на сумматоре 4 и в регистре 3 получаем Н и Bj, в соответствии с (7) и (8), а в регистр 5, как и в первом такте; перезаписываетс  код с выходов регистра 3, в данном случае Af. В третьем такте, по сигналу в maHie 12, блок анализа разр дов 8 в соответствии с (9) .формирует и видает на выходные шины 10 очередную цифру результата х |-2. После.сн ти  сигнала в шийе 12 единица в регистре 1 оказываетс  сдвинутой на два разр да вправо, а в сумматоре 4 получаем число Ri (iO)« Вычитание х .|.2 из содержимого сумматора 4 Н| при этом сЬвйёЫёно во времени сЬ сдвигом. Нет эУдно убедитьс , что на сумматоре 4 будет получен тот же результат R, есливместо непосредственного вы-читани  .,-2 приёдвйге в первый разр д сумматора 4 переписывать значение не с третьего, а с четвертого разр да. В предлагаемом устройстве задержка по влени  старшей цифры результата на выходе составл ет два цикла, т.е. Дл получени  точного резуЛьтаг Та умножени  двух j /2-разрЯдных чисел необходимо выполнить циклов вычислени  (как известно, точный результат умножени  двух q/2-разр дных чисел содержит разр дов). Если е достаточно (/2 старших разр дов результата, то дл  этого необходимо вьтолнить циклов. В общем случае , устройстве:) дает возможность ычисл ть результат с- произвольной азр дностью S/2 {(J/26 S/2 q. ). Дл  того нужно выполнить 2+В/2 цикЛов ычислени . ;При этом погрешность не(54) A DEVICE FOR MULTIPLICATING ADDER, the output of the first time row of the first switch is connected to the inputs of the first six bits of the accumulating accumulator, the outputs of the second switch are connected to the second group of information inputs of the combinational adder. Fig. 1 shows a structural multiplication device; Fig. 2 shows an example of the execution of an analysis block. The device contains a shift register 1, the first switch 2, the register of the first operand 3, accumulator Y1TSII adder 4, the register of the second square 5, the second switch 6, the combinational adder 7, the analysis unit bits 8, the input bus 9, the output bus 10, the first 11 and second 12 control busbars, AND 13 and OR 14 elements that are part of the analysis block of the 8 rows. In the proposed device, the factors A and B and the result X are presented in the redundant: positional homogeneous number system from the base 4 and in natural order of weights. . CV / 2. А 1а; 4- -, i, b, -, Ч / 2 X-, r xi4-V where digits ai b; xj 2,1,0,1,2. . Spatial coding is applied on the input buses 9 and the output tires 10. The presence of a unit on the bus.: .1,2,3,4 corresponds to the corresponding figures 1,2,1,2. Zero grade is missing, lack of signal on all tires. Calculations in the device are carried out using the following algorithm:; ; Baseline: os; tbie: (4) in every 1st cycle: First beat: i -. . .f4-2oiBi.i. (five) . A, - A, -. + 4-a; Second beat: Nn ;. ,, - 1 b, b.,. 4-b of the third cycle, if Hj is 1.1 I, if -1, -0.1 i-zHO if -0 ,,, 1 1 if О, li Н ; -i 1,1 2 if 1, 12. if 1. (n, - x;. (10) where h and Bj are factors A and B, represented only by i most significant bits.:. ,,; ; in the INITIAL state, in accordance with (4), zeros are written in registers 3 and 5 and in the sum of matrix 4. For each iM calculation cycle register 1, the unit is in (21 + 1) -M. i.e. there is a number recorded in it. In the first clock cycle, the signal in synchronization bus 11 receives input digit 9 a, i.e., -1: after the digit the factor A. It goes to the control inputs of the switch 2 and, depending on what value 1, I, 2 or 2 takes , adder 4 issues a direct, additional, double direct or double additional code. the number stored in this cycle is in register 3. At the same time, the digit a, using the switch 6, controls the register code in the adder 7 1. In this way, after the signal is removed on the bus 11, 5 in accordance with (5) and (6), the code n is formed on the adder 4, in register-. .re 3 code i J, and in register 5 - codeV (-1, the second clock is similar to the first one. In this clock, the signal bi on the bus 11 sends the digit bi to the input bus 9, i.e. i- after Zap that factor B As a result, after removing the signal in bus 11, on adder 4 and in register 3, we get H and Bj, in accordance with (7) and (8), and in register 5, as in the first clock cycle, the code from the outputs register 3, in this case, Af. In the third cycle, according to the signal in maHie 12, the analysis block of bits 8 in accordance with (9). forms and sees on the output bus 10 the next digit of the result x | -2. After the signal In unit 12, in unit 1, register 1 is shifted by two digits to the right, and in adder 4, we get the number Ri (iO) "Subtracting x. | .2 from the contents of adder 4 N | at the same time, it is shifted in time. There is no shift. that the same result R will be obtained on adder 4 if, instead of direct reading, - 2 times in the first discharge of adder 4, rewrite the value not from the third, but from the fourth bit. In the proposed device, the delay in the appearance of the highest digit of the output result is two cycles, i.e. To obtain an exact result of multiplying Ta two j / 2-bit numbers, it is necessary to perform calculation cycles (as is known, the exact result of multiplying two q / 2-bit numbers contains bits). If e is sufficient (/ 2 most significant bits of the result, then for this it is necessary to execute cycles. In general, the device :) allows you to calculate the result with an arbitrary accuracy S / 2 {(J / 26 S / 2 q.). To do this, you need to perform 2 + V / 2 calculation cycles. ; However, the error is not

превышает единицу ctapmero отбрасы раемого разр да. ..exceeds the ctapmero unit of the discarded bit. ..

- , -/ . - . Работа устройства на числовом примере дл  значений f(f . 221 чет 39/64 дес тичн. В, 211 четв,37/64 дес тичн. иллюстрируетс  прилагаемой таблицей, где получен результат , 1212ll четв.-1443/4096 дес тичн. В данном примере разр дность операндов А и В равна трем, т.е. начина  с четвертого цикл -, - /. -. The operation of the device in a numerical example for f values (f. 221 even 39/64 decimal. B, 211 quarter, 37/64 decimal. Is illustrated by the attached table, where the result is obtained, 1212ll fourth-1443/4096 decimal. In this In the example, the width of the operands A and B is three, i.e., starting from the fourth cycle

цифры операндов, поступающие на вхоД, равны нулю. Следовательно, в четвертом и во всех последующих циклах вычислени  коды на сумматор 4 не выдаютс  и его состо ние измен етс  только в третьем такте во врем  сдвига. Поэтому первый и второй такт этих циклов не отражен в таблице. Кроме того, в этих циклах, в таблице, не указано состо ние регистров устройства, поскольку их содержимое уже не может вли ть на результат.the numbers of the operands arriving at the input are zero. Consequently, in the fourth and in all subsequent cycles of the calculation, codes are not output to adder 4 and its state changes only in the third cycle during the shift. Therefore, the first and second cycles of these cycles are not reflected in the table. In addition, in these cycles, in the table, the state of the device registers is not indicated, since their contents can no longer affect the result.

первый такт first beat

Второй такт Second beat

Третий такт блок 8 блок 8The third cycle block 8 block 8

Первый такт .. а2 2First beat .. a2 2

Второй такт bjj 1Second beat bjj 1

Третий тактThird beat

блок 8 блок 8 Третий цикл сумматор 400101101 0000 Первый такт коммутатор .21111111111100 3- . сумматор 40010101111100 сумматор 4OOlOlOliillOO Второй такт коммутатор 20000000100111 . сумматор 40010110100011block 8 block 8 Third cycle adder 400101101 0000 First clock switch .21111111111100 3-. adder 40010101111100 adder 4OOlOlOliillOO The second clock switch 20000000100111. adder 40010110100011

(на входе) (на выходе) сумматор 4(input) (output) adder 4

Четвертый циклFourth cycle

(на входе ) (на выходе) сумматор 4(input) (output) adder 4

00100010

1000 1000

OOllOlOOOllOOOOllOlOOOllOO

ООНUN

0100 0100

110.1000110000 регистр 5 0101000 коммутатор 6 1111111 0100111 .110.1000110000 register 5 0101000 switch 6 1111111 0100111.

(на входе) (на выходе) су лматор 4(at the entrance) (at the exit) sumator 4

ретий такт блок 8 retiy tact block 8

(на выходе) блок 8 ( на выходе) сумматор 4(output) block 8 (output) adder 4

ретий такт back touch

(на входе 0001 блок 8 (at the entrance 0001 block 8

(на выходе) 1000 Xf 1 блок 8(output) 1000 Xf 1 block 8

сумматор 4 1110000000000adder 4 1110000000000

ретий такт back touch

Claims (2)

(на входе) блок 8 (на выходе) блок 8 сумматор 4 Таким образом, дл  того, чтобы при умножений чисел А и В, содержащих по ( двоичных разр дов (или, что то же самое, разр дов в системе счислени  с основанием 4) получить результат с точностью до S двои ных разр дов (или, что то же самое, S/2 разр дов в системе с основанием 1в известном и предлагаемом устройств нёобхоДТРШО выпойнить ейотв-ё тств ённо 2+S и 2+3/2 циклов вычислени . Поскольку длительности циклов в предла гаемом и известном устройствах одина ковы, то, следовательно, предлагаемо устройство превосходит по быстроде.йствию известное почти в два раза. На Пример, при вычислении .результата с точностью до 40 двоичных разр дов предлагаемое устройство дает выигрьии в быстродействии по сравнению с известнум в K-2±§-ji2 -i 9 a4S/2 22 Формула изобретени  Устройство дл . умножени , содержа Йёё накапливающий и комбинационный сумматоры, регистры первого и второго операндов, выполненные на Dt триг герах, блок анализа разр дов, регист сДвига, причем выходы старших разр д|рв накапливающего сумматора соедине ны с информационными входами блока анализа разр дов, управл ющие входы которого соединены с первой управл ющей шиной, а выходы - с выходной шиной, выходы комбинационного сумма8(input) block 8 (output) block 8 adder 4 Thus, in order for multiplications of numbers A and B containing by (binary bits (or, equivalently, bits in the number system with base 4 ) to obtain a result with an accuracy of up to S binary bits (or, equivalently, S / 2 bits in a system with a base 1 in the known and proposed devices of a neobhodTRShO to make it coherently 2 + S and 2 + 3/2 cycles Since the duration of the cycles in the proposed and known devices are identical, therefore, the proposed device is It operates almost twice as fast. By example, when calculating a result with an accuracy of up to 40 binary bits, the proposed device gives a performance gain compared to the known in K-2 ± §-ji2 -i 9 a4S / 2 22 Invention Multiplication device, containing Yyo accumulative and combinational adders, registers of first and second operands executed on Dt triggers, bit analysis block, register with Shift, with the outputs of the higher bits of the accumulating adder connected to the information inputs of the analysis block time the rows, the control inputs of which are connected to the first control bus, and the outputs - to the output bus, the outputs of the combinational sum8 Продолжение таблицы П тый циклContinuation of the table Fifth cycle 11011101 0010 хэ 10010 he 1 11000110000001100011000000 Шестой циклSixth cycle 11001100 0001 X 20001 X 2 00011000000000001100000000 Седьмой цикл Seventh cycle Восьмой циклEighth cycle 11101110 0010 Хй Т0010 Hy T 0000000000000 тора соединены с информационными входами регистра первого операнда, выходы которого соединены с информационными входами регистра второго операнда , выходы которого соединены с первой группой информационных входов комбинационного сумматора, перва  управлшоща  шина соединена с первым (Управл ющим входом накапливающего сумматора и с управл ющим входом регистра сдвига, втора  управл юща  шина соединена со вторым управл ющим входом накапливающего сумматора и с управл ющими входа.ми первого и второго регистров операндов, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены два коммутатора, причем информационна  шина устройства соединена с первой группой входов первого и второгокоммутаторов, вторые группы входов которых соединены соответственно с выходами регистра первого операнда и регистра сдвига, выходы первого коммутатора соединены со входами накапливающего сумматора, причем выход первого разр да первого коммутатора соединен со входами первых шести разр дов накапливающего сумматора , выходы второго коммутатора соединены со второй группой Информационных входов комбинационного сумматора. Источники информации, прин тые во внимание при экспертизе 1.Двторское свидетельство СССР 451071, кл. G 06 F 7/39, 1974. The 0000000000000 torus is connected to the information inputs of the register of the first operand, the outputs of which are connected to the information inputs of the register of the second operand, the outputs of which are connected to the first group of information inputs of the combinational adder, the first control busbar is connected to the first (Control input of the accumulating adder and to the control input of the shift register , the second control bus is connected to the second control input of the accumulating adder and to the control inputs of the first and second operand registers, ex In view of the fact that, in order to improve speed, two switches were inserted into the device, the device data bus connected to the first group of inputs of the first and second switches, the second groups of inputs of which are connected respectively to the outputs of the first operand register and the shift register, the outputs of the first switch are connected to the inputs accumulating adder, and the output of the first bit of the first switch is connected to the inputs of the first six bits of the accumulating adder, the outputs of the second switch are connected with the second group of information inputs of the combinational adder. Sources of information taken into account in the examination 1. Duplicate certificate of the USSR 451071, cl. G 06 F 7/39, 1974. 2.Авторское свидетельство СССР 603989, кл. G 06 F 7/39, 1978.2. Authors certificate of the USSR 603989, cl. G 06 F 7/39, 1978.