SU549808A1 - Dividing device - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ(54) DEVICE FOR FISSION

сан в п младших разр дах сумматора делимого / (два старших разр да сумматора У  вл ютс  знаковыми), в старшем разр де регистра сдвига 4 записана единица, во всех разр дах регистра делител  2 записаны единицы , а сумматор частного 3 установлен в нулевое состо ние.the d in the lower bits of the adder of the dividend / (the two most significant bits of the adder, U, are significant), in the high bit of the shift register 4, the unit is written, in all bits of the register of the divider 2, units are written, and the adder of the private 3 is set to zero .

К началу каждого i-ro цикла (i 1,2,... ,п) вычислений на информационный вход // поступает инверсное значение очередного разр да делител . При получении п старших разр дов частного (учитываетс  разр д с весом 2°) устройство работает в трехтактном режиме.By the beginning of each i-ro cycle (i 1,2, ..., p) of the calculations, the inverse value of the next digit of the divider is fed to the information input //. Upon receipt of n higher-order private bits (a discharge with a weight of 2 ° is taken into account), the device operates in a three-stroke mode.

В каждом цикле вычислений на управл юш ,ие входы 12-14 поочередно поступают управл юшие сигналы у, у, Уз- Управл юший сигнал J/1 поступает на вход элемента И 10, и если значение очередного разр да &-г делител  равно нулю, сигнал ,с выхода элемента И 10 осушествл ет передачу кода из сумматора частного 3 в сумматор делимого 1 и из регистра 4 в регистр делител  2. При этом код сумматора частного 3 прибавл етс  к коду сумматора делимого /, а единица, записанна  в 1-ом разр де регистра сдвига 4 устанавливает i-H разр д регистра делител  2 в нулевое состо ние (первым разр дом считаетс  старший разр д).In each cycle of computations, the control signals y, y, and the control signal J / 1 alternately arrive at the input of the And 10 element, and if the value of the next bit of the & divider is zero The signal from the output of the AND 10 unit transfers the code from the adder of the private 3 to the adder of divisible 1 and from register 4 to the register of divisor 2. At the same time, the code of the adder of private 3 is added to the code of the adder of the divisible ohm de shift register 4 sets the iH bit of divider 2 register to the zero state e (the first bit is considered the senior bit).

По второму управл ющему сигналу у ключ 9 анализирует содержимое трех разр дов сумматора делимого У, и в зависимости от их значений выдает единичный сигнал на один из четырех входов блоков 5 и 8 подачи кодов. При этом код из регистра делител  2 передаетс  в сумматор делимого 1, а код из регистра сдвига 4 - в сумматор частного 5. При передаче обратного и удвоенного обратного кодов в сумматоры / и 5 на свободные входы (например, дл  сумматора 1 - это входы, которые не св заны с выходами регистра 2) этих сумматоров подаютс,  единичные сигналы .For the second control signal, key 9 analyzes the contents of the three bits of the adder of the dividend Y, and, depending on their values, outputs a single signal to one of the four inputs of blocks 5 and 8 of the code feed. In this case, the code from the register of the divider 2 is transmitted to the adder of the dividend 1, and the code from the shift register 4 to the private adder 5. When transmitting the return and double return codes to the adders / and 5 to the free inputs (for example, for the adder 1, these are which are not associated with the outputs of the register 2) of these adders are given, single signals.

По третьему управл ющему сигналу i/s осуществл етс  левый сдвиг на один разр д содержимого сумматора делимого / н правый сдвиг на один разр д содержимого регистра 4. При сдвиге отрицательных чисел в сумматоре / в младший разр д этого сумматора занисываетс  единица. На этом заканчиваетс  один цикл работы устройства.On the third control signal i / s, a left shift by one bit of the contents of the divisor / n right shift of one digit of the contents of register 4 is performed. Shifting negative numbers in the adder / to the low-order bit of this adder underestimates. This ends one cycle of the device.

После выпо пнени    циклов вычислений, т. е. после прин ти  на вход // всех п инверсных разр дов кода делител , в п старших разр дах сумматора частного 3 оказываетс  сформированным код частного, имеющий-старший разр д с весом 2° и п-1 дробных разр дов . Если код частного должен иметь /п п разр дов, то дл  получени  оставшихс  m-п рлладших разр дов частного необходимо выполнить дополнительно т-п диклов. При этом устройство работает в двухтактном режиме . Управл ющие сигналы г/2 и г/з лоочередно подаютс  соответственно на входы 75 и М. При поступлении сигналов г/2 и г/з устройство работает так же, как было описано выше.After the computation cycles have been issued, i.e., after receiving all the inverse bits of the divider code at the input //, in the higher bits of the quotient of the quotient of the quotient 3, the quotient code having the major bit with a weight of 2 ° and n- 1 fractional bits. If the quotient code must have / n n bits, then in order to get the remaining m nn and qui n private bits, it is necessary to execute additional m-n cycles. In this case, the device operates in two-stroke mode. The control signals g / 2 and g / z are alternately fed to inputs 75 and M. When the signals g / 2 and g / c are received, the device operates in the same way as described above.

В этом режиме не осуществл етс  передача кода сумматора частного 3 в сумматор делимого / и передача кода из регистра сдвига 4 в регистр делител  2, так как сигнал г/j на управл ющий вход 12 не поступает.In this mode, the code of the adder of the private 3 is not transmitted to the divisor / and the code is transferred from the shift register 4 to the divider register 2, since the signal r / j does not arrive at the control input 12.

После выполнени  дополнительных т-п циклов т-разр дный код частного оказываетс  сформированным в сумматоре частного 3. При получении г дробных разр дов частного абсолютна  погрешность результата не превышает Вгличины . Необходимую точность получени  частного можно ОбеспечитьAfter completing additional mp cycles, the m-bit code of the quotient is formed in the quotient of the quotient 3. When obtaining g fractional bits of the quotient, the absolute error of the result does not exceed Vglychina. The required accuracy of obtaining private can be provided.

правильным выбором разр дной сетки.the right choice of bit grid.

Таким образом, нредложенное устройство обладает большим быстродействием выполнени  операции делени  по сравнению с известным в 2 раза.Thus, the proposed device has a high speed of the division operation compared to the known one by 2 times.

Claims (2)

1.СССР а. с. 396689, кл. G 06 F 7/39 от 1971 г.1.SSSR a. with. 396689, cl. G 06 F 7/39 from 1971 2.К. I. Some Electronic Logic Circuits for Seri,al - Parallel arithmetic. The Radio and2.K. I. Some Electronic Logic Circuits for Seri, al - Parallel arithmetic. The radio and Electronic Engineer № 2, 1969, стр. 96, рис. 5.Electronic Engineer No. 2, 1969, p. 96, fig. five. /4/four 10ten elkelk