SU1569826A1

SU1569826A1 - Device for calculation of sum of products

Info

Publication number: SU1569826A1
Application number: SU884312186A
Authority: SU
Inventors: Виталий Андреевич Вышинский; Зиновий Львович Рабинович; Борис Михайлович Тихонов
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1988-10-02
Filing date: 1988-10-02
Publication date: 1990-06-07

Abstract

Изобретение относитс к вычислительной технике и может использоватьс дл создани высокопроизводительных специализированных и универсальных ЭВМ. Цель изобретени - повышение быстродействи и уменьшение аппаратных затрат. Дл достижени поставленной цели в устройстве, представл ющем собой регул рную матрицу вычислительных блоков, вычислительные блоки выполнены разнотипными (всего п ть типов). Операции над данными и переносами разнесены во времени и соответствуют длительности и паузе синхронизирующего импульса. Пары чисел поступают последовательными кодами. Повышение быстродействи достигаетс за счет разнесени во времени и пространстве обработки данных и переносов, конвейеризации этих процессов при выполнении векторной операции. 8 ил.The invention relates to computing and can be used to create high-performance specialized and general-purpose computers. The purpose of the invention is to increase speed and reduce hardware costs. To achieve this goal, in the device, which is a regular matrix of computing blocks, the computing blocks are made of different types (a total of five types). Operations on data and transfers are separated in time and correspond to the duration and pause of the clock pulse. Pairs of numbers come in sequential codes. The increase in speed is achieved due to the separation in time and space of data processing and transfers, pipelining of these processes when performing a vector operation. 8 il.

Description

Изобретение относитс к вычислительной технике, в частности к устройствам обработки массивов информации , и может быть использовано при построении как универсальных ЭВМ, так и специализированных вычислительных машин, ориентированных на исполнение в микроэлектронной интегральной технологии .The invention relates to computing, in particular, to devices for processing arrays of information, and can be used in the construction of both mainframe computers and specialized computers oriented towards performance in microelectronic integrated technology.

На фиг. 1а,б представлена структурна схема устройства; на фиг. 2 - 6 - функциональные схемы вычислительных блоков, на основе которых формируетс вычислительна матрица устройстваj на фиг. 7 - функциональна схема блока управлени „FIG. 1a, b shows a block diagram of the device; in fig. 2 through 6 are functional diagrams of computational blocks, on the basis of which the computational matrix of the device j in FIG. 7 - functional diagram of the control unit "

Структурна схема устройства представлена на фиг. 1.The structural diagram of the device is presented in FIG. one.

Устройство содержит матрицу 1 вычислительных блоков и блок 2 управлени . Матрица 1 вычислительных блоков содержит п информационных входов 3 i() и один информационный выход 4. Матрица состоит из п+2 строк, кажда из первых п+1 строк состоит из п+2 вычислительных блоков. Число входов определ етс количеством пар сомножителей, результат считываетс с информационного выхода 4.The device contains a matrix of 1 computing blocks and a control block 2. The matrix 1 of computing blocks contains n information inputs 3 i () and one information output 4. The matrix consists of n + 2 lines, each of the first n + 1 lines consists of n + 2 computing blocks. The number of inputs is determined by the number of pairs of factors, the result is read from information output 4.

Управление устройством осуществл етс по управл ютему 5.The device is controlled by a control 5.

На фиг, 2 представпрна ф гнкцио- нальна схема вычисгшгетьного блока первого типа, из которого формируютс первые п строк магрицп 1, начина с второго по п-и сгоибоп.In FIG. 2, a representative diagram of the gncial scheme of a computational block of the first type, from which the first n lines of the magnetic matrix 1 are formed, starting with the second one for the n-and-the-ass.

ГОGO

ЈЛЈЈ

Клок содержит элемент 2И-ИЛИ 6„ cyvrMJTop 7, триггеры 8 и 98 элемент ИЛИ 103 элементы И 11 и 12, триггеры 13 и 14, элементы 2И-ИЛИ 15 и 16, -.ггнекш И 17 и 8Э триггеры 19 и 20 и элемент 2И-ИЛИ 21.The block contains element 2I-OR 6 „cyvrMJTop 7, triggers 8 and 98 element OR 103 elements AND 11 and 12, triggers 13 and 14, elements 2I-OR 15 and 16, -Ggneksh And 17 and 8E triggers 19 and 20 and element 2, or 21.

На фиг с 3 представлена функцио-- :альна схема вычислительного блока второго тишц предназначенного дл Аормиоовани первого столбца первых п строк, Блок содержит элемент 2И-ИЛИ 22; сумматор 23, триггеры 24 и 25s элемент ИЛИ 26S элементы И 27 и 28„ элемент 2И-ИЖ 29, элементы И 30 и 31 триггеры 32 и 33,, элемента 2И--ИЛИ 3, триггер 35з элемент 2И-ИЛИ 363 элемент И 37, триггер 38, полусумматор 39, триггеры 40 и 41s элемент И 47,Fig. 3 shows the function block: The diagram of the computational block of the second code intended for the first column of the first n rows, the block contains the element 2И-OR 22; adder 23, triggers 24 and 25s element OR 26S elements AND 27 and 28, element 2ИЖ ИЖ 29, elements And 30 and 31 triggers 32 and 33, element 2И - OR 3, trigger 35з element 2И-OR 363 element And 37 , trigger 38, half adder 39, triggers 40 and 41s element And 47,

1 а фит „ 4 представлена функциональ на схема вычислительного блока третьего типа, из которого формируютс (п |)-й и Оо+2)-й столбцы первых п стоок матршфь Блок содержит сумма-тор 43, два триггера 44 и 45., эле чгент ИЛИ 46S два элемента И 47 и 48,1a fit 4 shows a functional of the third type computing unit diagram from which the (n |) -th and OO + 2) -th columns of the first n flows of the matrix are formed. The block contains a sum-tor 43, two triggers 44 and 45., PTENT OR 46S two elements AND 47 and 48,

На фиг„ 5 представлена фунциональ- н о-ема вычислительного блока четвертого типа5 предназначенного дл формировани (п+1)й строки матрицы 1 (блоки I о 1 . (n-M)-i.(ти-2) „(rvt 1) „ Блок содержит элемент 2И-ИЛИ 499 сумматор 50, триггеры 5i и 52Э элемент ИЛИ 539 элементы И 54 и 55s триггеры 56 и 57S элементы 2И-ИЛМ 58 н 59, элемент ИбОFig. 5 shows the functional unit of the fourth type5 computing unit intended to form the (n + 1) th row of the matrix 1 (blocks I of 1. (NM) -i. (Ty-2) "(rvt 1)" The block contains an element 2I-OR 499 adder 50, triggers 5i and 52E element OR 539 elements And 54 and 55s triggers 56 and 57S elements 2I-ILM 58 n 59, element IbO

На фит, 6 представлена функциональ на схема вычислительного блока дл сЬзрМ Оовани (п+2)-й строки матрицы. Блок содержит элемент 2И-ИЛИ 61, сум- матоо 625 триггеры 63 и 64s элемент ИЛИ 65 элементы И 66 и 67, триггер 68 ,On fit 6, a functional is presented on the scheme of the computing block for the Ozpan c (c + 2) -th row of the matrix. The block contains element 2I-OR 61, summatoo 625 triggers 63 and 64s element OR 65 elements AND 66 and 67, trigger 68,

На фиг о 7 представлена функциональна скема блока 2 управлени , который содержит генератор 69 синхроимпуль- сов, (п- г-З)-разр дный сдвиговый регистр 70з состо щий из двойных M-S трчтг егов, п-(4 элемента ИЛИ 71 i (i i--n+4 )FIG. 7 represents the functional skeme of the control unit 2, which contains a synchro generator 69, a (p-d-3) -discharge shift register 70 3 consisting of double MS trcht egov, p- (4 elements OR 71 i (i i - n + 4)

Вычислительные блоки содержат следующие входы/выходы,The computational blocks contain the following inputs / outputs,

Вычислительный блок первого типа (фиг„2) содержит вход 72 данных, вход 73 второго переноса, вход 74 суммы вход 75 первого переносаs информационный 76 к управл ющий 77 входы, входThe computing unit of the first type (Fig 2) contains the input 72 of the data, the input 73 of the second transfer, the input 74 of the sum input 75 of the first transfer information 76 to the control 77 inputs, the input

78управлени передачей суммы, вход78 transfer amount, input

79синхронизации, вход 80 формировани дополнительного- кода, выход 8179 synchronization, input 80 of the formation of an additional code, output 81

первого переноса, выход 82 суммы, выход 83 второго переноса, выход 84 данных ,the first transfer, the output 82 amounts, the output 83 of the second transfer, the output 84 data,

Вычислительный блок второго типа (фиг.З) содержит вход 85 данных, вход 86 второго переноса, вход 87 суммы, вход 88 первого переноса, информационный вход 89, вход 90 разрешени записи , управл ющий вход 91, вход 92 управлени передачей суммы, вход 93 синхронизации,, вход 94 формировани дополнительного кода, выход 95 первого переноса, выход 96 суммы, выход 97 данных, первый управл ющий выход 98„ второй управл ющий выход 99.The computational unit of the second type (Fig. 3) contains the input 85 of the data, the input 86 of the second transfer, the input 87 of the sum, the input 88 of the first transfer, the information input 89, the input 90 of the recording resolution, the control input 91, the input 92 of the transfer control sum, 93 synchronization ,, supplementary code generation input 94, output 95 of the first transfer, output 96 of the sum, output 97 of the data, first control output 98 of the second control output 99.

Вычислительный блок третьего типа (фиг. 4) содержит вход 100 перекоса, вход 101 суммы, вход 102 формировани дополнительного кодаа вход 103 управлени передачей суммы, вход 104 синхронизации , выход 105 суммы, выход 106 переноса.The third type computing unit (Fig. 4) contains a skew input 100, a sum input 101, an additional code generation input 102, a sum transmission control input 103, a synchronization input 104, a sum output 105, a transfer output 106.

Вычислительный блок четвертого типа (фиг,5) содержит вход 107 второго переноса, вход 108 суммы, вход 109 первого переноса, первый 110 и второй 111 информационные входыэ управл ющий вход 112, вход 113 управлени передачей суммы, вход 114 синхронизации ,, выход 115 первого переноса , выход 116 суммы, выход 117 второго переноса оThe computing unit of the fourth type (FIG. 5) contains the input 107 of the second transfer, the input 108 of the sum, the input 109 of the first transfer, the first 110 and the second 111 information inputs of the control input 112, the input 113 of the transfer control sum, the synchronization input 114, the output 115 of the first transfer, output 116 amounts, output 117 second carry about

Вычислительный блок (фиг, 6) содержит вход 118 второго переноса, вход 119 суммы, вход 120 первого переноса , информационный вход 121, управл ющий вход 122, вход 123 разрешени записи, вход 124 синхронизации, выход 125 суммыэ выход 126 переноса,The computing unit (FIG. 6) contains the input 118 of the second transfer, the input 119 of the sum, the input 120 of the first transfer, information input 121, the control input 122, the input 123 of the write resolution, the input 124 of synchronization, the output 125 of the sum output of the transfer 126,

Дл удобства чтени схем приведена сводна таблица входов/выходов:For convenience of reading the diagrams, a pivot table of inputs / outputs is given:

Входы вычислительных элементов матрицы по своему функциональному назначению разделены на 12 типов, а именно: входы 72 и 85 данных9° входы 75, 88Р109 и 120 первого переноса входы 73,865100,107 и 118 второго переноса , входы 74S87S101,108 и 119 суммы первые информационные входы 76, 89,110 и 121; второй информационный вход 111| вторые управл ющие входы 112 и 12Я; входы 90 и 123 разрешени записи| первые управл ющие входь 77 и 91| входы 78, и 113 управлени передачей суммы| входы 80,94 и 102 формировани дополнительного ксда| входы 79,935104,114 и 124 синхронизации ,The inputs of the computing elements of the matrix are divided into 12 types according to their functional purpose, namely: inputs 72 and 85 of data 9 ° inputs 75, 88Р109 and 120 of the first transfer inputs 73,865100,107 and 118 of the second transfer, 74S87S101,108 and 119 inputs of the first information inputs 76, 89,110 and 121; second information entry 111 | second control inputs 112 and 12 I; inputs 90 and 123 write resolution | first control inputs 77 and 91 | inputs 78, and 113 sum transfer control | inputs 80.94 and 102 additional cds formation | sync inputs 79,935104,114 and 124,

5151

Выходы вычислительных элементов также подраздел ютс по функциональному назначению: выходы 81,95 и 115 первого переноса; выходы 83,106,117 и 126 второго переноса; выходы 82,96 105,116 и 125 суммы; выходы 84 и 97 данных; первый управл ющий выход 98; второй управл ющий выход 99.The outputs of the computational elements are also divided by function: outputs 81.95 and 115 of the first transfer; exits 83,106,117 and 126 second carry; outputs 82.96 105.116 and 125 amounts; outputs 84 and 97 of data; first control output 98; second control output 99.

Устройство функционирует следующи образом.The device operates as follows.

По входам 72 и 85 данных на каждо такте работы устройства в вычислителные блоки первых п строк производитс перезапись разр дов сомножителей с в хода данных соседнего слева вычислительного блока. Входы 75,88 и 109 первого переноса (i,j)-ro вычислительного элемента в строках матрицы с 1-й по (п+1)-й предназначены дл приема переноса, возникающего на выходе первого переноса в (i-1, j + 1) вычислительном блоке при сложении младших разр дов данных при действии синхроимпульса Ј, . В (п+2)-й строке по входу 120 первого переноса осуществл етс прием разр дов переноса из (п+1)й строки при наличии управл ющего сигнала на входе 122.At the inputs 72 and 85 of the data, at each operation cycle of the device, in the computing blocks of the first n lines, the bits of the factors are rewritten with in the course of the data of the computing block on the left. Inputs 75.88 and 109 of the first transfer (i, j) -ro of the computational element in the rows of the matrix from the 1st to the (n + 1) -th are designed to accept the transfer that occurs at the output of the first transfer to (i-1, j + 1) the computing unit when adding the low-order data bits under the action of the clock pulse,. In the (n + 2) -th row, at the input 120 of the first transfer, the transfer bits from the (n + 1) th line are received when there is a control signal at the input 122.

Входы 73,86,100,107 (i,j) второго переноса вычислительного блока в строчках с 1-й по (п+1)-ю матрицы предназначены дл приема переноса, возникающего при сложении старших р зр дов данных с выхода второго пе- рлноса в (i-1, j-1) вычислительномInputs 73,86,100,107 (i, j) of the second transfer of the computing unit in lines 1 through 1 (n + 1) of the matrix are designed to accept the transfer that occurs when the higher orders of data from the output of the second note are added to (i -1, j-1) computing

блоке при действии синхроимпульса Ј2, В (п+2)-й строке на вход 118 второго переноса поступает сигнал переноса с выхода второго переноса своего же вычислительного блока.block under the action of the sync pulse Ј2, the (n + 2) -th row at the input 118 of the second transfer receives a transfer signal from the output of the second transfer of its own computing unit.

Входы 74,87,101 и 108 суммы (i,j) вычислительных блоков в (п+1) строках матрицы предназначены дл приема разр да суммы, возникающего на выходе суммы (i-1,j) вычислительного блока при наличии управл ющего сигнала на входе управлени передачи суммы. В (п+2)-й строке на этот вход 119 суммы поступает значение суммы с соседнего справа вычислительного блока.The inputs 74,87,101 and 108 of the sum (i, j) of the computational blocks in (n + 1) rows of the matrix are designed to accept the amount of the sum that occurs at the output of the sum (i-1, j) of the computational block in the presence of a control signal at the control input transfer amount. The (n + 2) -th line on this input 119 of the sum receives the value of the sum from the right-hand side computing unit.

Первые информационные входы 76 и 89 (i,j) вычислительного блока, где , , предназначены дл приема сигнала с первого управл ющего выхода (1,1) вычислительного блока к формировани соответствующего разр да частичного произведени . В (п-Н)-й и (п+2)-м столбцах матрицы на этотThe first information inputs 76 and 89 (i, j) of the computing unit, where,, are intended to receive the signal from the first control output (1,1) of the computing unit to form the corresponding partial discharge bit. In (n-H) -th and (n + 2) -th columns of the matrix on this

10ten

вход entrance

15 15

2020

2525

02 поступает сигнал дл формировани дополнительного кода, в (п+1)-и строке матрицы на первый информационный вход 110 поступает сигнал переноса с соседнего справа вычислительного блока, в (п+2)-й строке матрицы на первый информационный вход 121 поступает значение суммы с (п+1)-и строки матрицы при наличии управл ющего сигнала на входе 122.02 receives a signal to form an additional code; in the (n + 1) -and the matrix row, the first information input 110 receives a transfer signal from the right-hand side computing unit; in (n + 2) -th row of the matrix, the first information input 121 receives the sum value with (n + 1) s and rows of the matrix in the presence of a control signal at the input 122.

Второй информационный вход 111 в вычислительных блоках (п+1)-и строки матрицы предназначен дл приема сигнала переноса с выхода 117 второго переноса соседнего слева вычислительного блока. На управл ющие входы 112 и 122 вычислительных блоков (п+1) и (п+2) строк поступает сигаал с выходов устройства управлени . При поступлении сигнала на вход 112 в вычислительных блоках (п+1)-й строки запрещаетс прием информации по 110 и 111 входам, в вычислительных блоках (п+2)-и строки происходит запрещение приема информации по входам 118 и 1-19 разрешени приема информации по входам 120 и 121.The second information input 111 in the computing blocks of the (n + 1) -and matrix rows is designed to receive the transfer signal from the output 117 of the second transfer of the left-adjacent computing unit. The control inputs 112 and 122 of the computational units (n + 1) and (n + 2) lines receive a sigal from the outputs of the control unit. When a signal arrives at the input 112 in the computing blocks of the (n + 1) -th row, the reception of information on 110 and 111 inputs is prohibited, in the computing blocks of the (n + 2) row, the reception of information on the inputs 118 and 1-19 of the reception permission is prohibited information on inputs 120 and 121.

Вход 90 разрешени записи в вычис30 лительных блоках первого столбца в п первых строках предназначен дл управлени записи информации в триггер 41, в вычислительных блоках (п+2)-и строки при наличии сигнала на этом входе 123 происходит запись информации с входа 121 в триггер 68.Input 90 of recording resolution in the computational blocks of the first column in the first n lines is designed to manage the recording of information in the trigger 41, in the computing blocks (n + 2) -and lines in the presence of a signal on this input 123, information is written from the input 121 to the trigger 68 .

Первые управл ющие входы 177 и 91 в вычислительных блоках первых 1г строках предназначены дл запрещени пе4Q редачи информации между вычислительными блоками, при наличии на них управл ющего сигнала с выходов устройства управлени .The first control inputs 177 and 91 in the computing blocks of the first 1 lines are intended to prohibit the transfer of information between the computing blocks, if they have a control signal from the outputs of the control device.

При наличии управл ющего сигнала на входах 78,92S103 и 113 производит с передача значени разр дов суммы в верхний соседний вычислительный блок. На вход синхронизации всех вычислительных блоков подаютс синхроимпульсы дл синхронизации работы вычислительных блоков.If there is a control signal at inputs 78.92S103 and 113, it sends the value of the digit bits to the upper neighboring computing unit. Sync pulses are supplied to the synchronization input of all computational units to synchronize the operation of computational units.

При наличии сигнала на входах 80 и 94 формировани дополнительного кода производитс преобразование пр мого кода разр дов частичного произведени в дополнительный код.If there is a signal at the inputs 80 and 94 of the formation of the additional code, the direct code of the bits of the partial product is converted into the additional code.

На первом управл ющем входе 98 вычислительных блоков первого столбца формируетс управл ющий сигнал Q,At the first control input 98 of the computational units of the first column, a control signal Q is generated,

3535

5five

00

5five

значение которого соответствует значению управл ющей переменной дл формировани разр дов частичного произведени .the value of which corresponds to the value of the control variable for the formation of bits of partial product.

На втором управл ющем выходе 99 формируетс управл ющий сигнал Q,, , значение которого соответствует значению знака произведени .At the second control output 99, a control signal Q ,, is formed, the value of which corresponds to the value of the product sign.

Работа вычислительных блоков матрицы 1 предлагаемого устройства синхронизируетс импульсами, вырабатываемыми устройством 2 управлени и поступающими на вход синхронизации блоков. Суть работы вычислительных блоков заключаетс в суммировании битов данных, поступающих на различные информационные входы вычислительных блоков. Причем, существенной особенностью работы устройства вл етс возможность производить сложение данных на сумматоре в каждый момент действи синхроимпульсов, т.е. если такт работы вычислительных блоков, а следовательно , и всего устройства состоит из синхроимпульсов Ј, и Јг j то сумматор производит сложение данных, поступающих на его входы как по С, , так и по Ј4 Рассмотрим работу вычислительного блока, набор которых входит в матрицу 1, начина с второго по п-и столбец в п. строках матрицы. По входу данных при отсутствии управл ющего сигнала на первом управл ющем входе разр ды данных последовательно поступают на входы триггеров 19 и 20. При наличии синхросигнала информаци записываетс в триггер 19, при отсутствии синхросигнала данные записываютс в триггер 20. Наличие синхросигнала считаетс действием синхроимпульса Ј, s отсутствие Ј считаетс действием синхроимпульса Ј2, где Сг, Под воздействием синхроимпульса Ј, информаци считываетс с выхода триггера 19 и через элемент 21 поступает на выход 84 данных блока и на второй вход элемента И 17. При наличии управл ющего сигнала на первом информационном входе 76 информаци с выходов элемента 17 поступит на входы элемента 2И-ИПИ 15, в зависимости от управл ющего сигнала на входе 80 формировани дополнительного кода блока на выходе элемента 15 по витс информаци либо с пр мого, либо с инверсного выхода элемента 17 и далее через элемент ИЛИ 10 поступит на второй вход сумматора. На первый входThe operation of the computing blocks of the matrix 1 of the proposed device is synchronized by pulses generated by the control device 2 and fed to the input of the synchronization blocks. The essence of the operation of computational units is the summation of the data bits arriving at the various information inputs of the computational units. Moreover, an essential feature of the device operation is the ability to add data on the adder at each instant of the clock pulses, i.e. if the cycle of operation of computing blocks, and consequently, the entire device consists of sync pulses Ј, and Ј g j, then the adder performs the addition of data received at its inputs both in С, and Ј4. Consider the operation of the computing unit, the set of which is included in matrix 1 starting from the second to the n-column in the n. rows of the matrix. Upon data input, when there is no control signal at the first control input, data bits are successively inputted to trigger inputs 19 and 20. In the presence of a clock signal, information is recorded in trigger 19, in the absence of a clock signal, data is recorded in trigger 20. The presence of a clock signal is considered to be a sync pulse Ј, s the absence of Ј is considered to be the effect of the sync pulse Ј2, where Cr, Under the influence of the sync pulse информа, the information is read from the output of the trigger 19 and through the element 21 enters the output 84 of the data block and the second input one element And 17. If there is a control signal at the first information input 76, the information from the outputs of element 17 will go to the inputs of element 2И-ИПИ 15, depending on the control signal at input 80 of forming an additional block code at the output of element 15 from the direct or from the inverse output of the element 17 and further through the element OR 10 will go to the second input of the adder. At the first entrance

5five

00

5five

00

5five

00

4545

5050

5555

сумматора при поступлении синхросигнала информаци поступает с входа первого переноса блока, при действии синхросигнала с входа 73 второго переноса блока на третий вход сумматора с выходов триггеров 9 и 14 поступает значение суммы, образованной в предыдущем такте работы вычислительного блока. Таким образом, сумма-тор 7 вычислительного блока по Ј, обрабатывает информацию, поступившую на его входы с входа 75 первого переноса блока, с выхода триггера 19 и выхода триггера 9, по синхросигналу обрабатываетс информаци с входа 73 второго переноса блока и с выходов триггеров 20 и 14. Образованна в результате суммировани сумма записываетс по синхросигналу Ј, в триггер 9, по синхросигналу в триггер 14, получившийс в данном такте перенос по синхросигналу записываетс в триггер 8, а по синхросигналу в триггер 13. Информаци с выходов триггеров 8 и 13 поступает на выходы 81 и 83 первого и второго переносов блока соответственно. В зависимости от наличи управл ющего сигнала на входе 78 управлени передачей суммы элемента информаци с выходов триггеров 9 и 14 может поступать либо на выход 82 суммы элемента, либо на вход сумматора .When the clock signal arrives, information comes from the input of the first transfer of the block. When the clock signal from input 73 of the second transfer of the block to the third input of the adder from the outputs of flip-flops 9 and 14, the sum amount formed in the previous clock of the computing unit is received. Thus, the sum-tor 7 of the computational block of обрабат processes the information received at its inputs from the input 75 of the first transfer of the block, from the output of the trigger 19 and the output of the trigger 9, the information from the input 73 of the second transfer of the block and from the outputs of the flip-flops 20 and 14. The sum resulting from summation is recorded by a clock signal Ј, in trigger 9, by a clock signal in trigger 14, the transfer in a given clock cycle in a clock signal is recorded in a trigger 8, and in a clock signal in a trigger 13. Information from the trigger outputs s 8 and 13 are fed to outputs 81 and 83 first and second transfer unit respectively. Depending on the presence of a control signal at the input 78 of the control, the transfer of the sum of the information element from the outputs of the flip-flops 9 and 14 can be received either at the output 82 of the sum of the element or at the input of the adder.

Работа вычислительного блока первого столбца первых п строк аналогична работе описанного блока. Отличие заключаетс в следующем, информаци с выхода сумматора 23 записываетс в триггеры 24 и 25 по синхросигналу С,з а информаци , вырабатываема по Ј2Э не используетс , причем триггер 24 осуществл ет задержку сигнала с выхода сумматора на полутакт работы устройства. Кроме того, в данном элементе вырабатываетс управл ющий сигнал на первом управл ющем выходе 98 элемента, дл этого используетс выход основного триггера 33 и выход дополнительного триггера 32, который задерживаетс на полутакт триггером 35, при этом по синхросигналу Ј на первом управл ющем выходе 98 по витс сигнал с выхода основного триггера 33, а по С2 с выхода триггера 35. Кроме того, в вычислительных блоках первого столбца п строк матрицы вычислительных блоков формируетс управл ющий сигнал на втором управл ющем выходе 99 блока, который равен сумме по mod 2 битов данных, поступивших в блок по входу 85 данных при наличии управл ющего сигнала на первом управл ющем входе 91. Информаци , поступивша в блок по синхросигналу и , задерживаетс триггером 38 на полутакт и на входе полусумматора 39 сов- .падает по времени с информацией, поступившей по синхросигналу «/2 , и далее , сложившись, записываетс в триггер 40 и затем при наличии управл ющего сигнала на входе 90 разрешени The operation of the computational block of the first column of the first n lines is similar to the work of the described block. The difference is as follows: the information from the output of the adder 23 is recorded in the triggers 24 and 25 on the clock signal C, and the information generated on Ј2E is not used, and the trigger 24 delays the signal from the output of the adder on the device half-cycle. In addition, this element generates a control signal at the first control output 98 of the element, for this purpose, the output of the main trigger 33 and the output of the additional trigger 32, which is delayed by half-trigger by the trigger 35, are used, while the sync signal on the first control output 98 of Wits signal from the output of the main trigger 33, and C2 from the output of the trigger 35. In addition, in the computing blocks of the first column n rows of the matrix of computing blocks, a control signal is generated at the second control output 99 of the block, which equal to the sum of the mod 2 data bits received by the block at the data input 85 in the presence of a control signal at the first control input 91. The information received at the block by the clock signal and is delayed by the trigger 38 by half-time and at the half-adder 39 coincides in time with the information received on the sync signal "/ 2, and then folded, it is recorded in the trigger 40 and then in the presence of a control signal at the input 90 of the resolution

значением, записанным в триггере 68, при этом сумма и перенос поступают соответственно в триггеры 64 и 63. При отсутствии управл ющего сигнала сумматор 62 принимает информацию с входа 118 второго переноса и входа 119 суммы блока.the value recorded in the trigger 68, while the sum and the transfer are received respectively in the triggers 64 and 63. In the absence of the control signal, the adder 62 receives information from input 118 of the second transfer and input 119 for the block.

В матрице вычислительных блоков первые п строк вычислительных блоков формируют п умножителей, осуществл ющих умножение поступающих сомножителей произвольного знака. Сомножители поступают в умножители с информационIn the matrix of computational blocks, the first n lines of computational blocks form n multipliers that multiply the incoming factors of an arbitrary sign. The multipliers go to multipliers with the information

записи записываетс в триггер 41. Бы- jj ных входов 3 последовательным кодом числительные блоки (п+1) и (п+2)-го разр д за разр дом в каждом такте ра- столбцов суммируют по синхросигналу боты устройства. Под тактом работы Отданные, поступающие в блок по входу 100 второго переноса, входу 101records are recorded in trigger 41. By-jj inputs with 3 sequential code numeral blocks (n + 1) and (n + 2) -th bit after discharge in each clock cycle the columns are summed by the synchronization signal of the device bots. Under the work cycle, Departures arriving in the block at the input 100 of the second transfer, input 101

устройства .понимаетс сдвиг числа на один разр д. Количество пар сомножисуммы и входу 102 формировани дополнительного кода с суммой, образованной в предыдущем такте. Образованные в данном такте перенос и сумма в следующем такте по вл ютс на выходе 106 второго переноса блока, и в зависимости от значени управл ющего сигнала на входе 103 управлени передачей суммы блока, либо на выходе 105 суммы, либо вновь поступает на вход сумматора 43.the device. Understand the shift of the number by one bit. The number of pairs of multipliers and the input 102 form an additional code with the sum formed in the previous clock cycle. The transfer formed in this cycle and the sum in the next cycle appear at the output 106 of the second block transfer, and depending on the value of the control signal at the input control transfer amount 103 of the block, or at the output 105 of the sum, or returns to the input of the adder 43.

Вычислительные блоки (п+1)-и строки матрицы по синхросигналу Ј, суммирует сигналы, поступающие с входа i 109 первого переноса и информационно- гс входа со значением суммы предыдущего такта, которое хранитс в триггере 52. Полученные по синхросигналу в данном такте перенос и сумма записываютс в триггерах 51 и 52 соответственно . Ш. синхросигналу о2 сумматор 50 складывает сигналы, поступающие с входа 107 второго переноса и второго информационного входа 111 блока со значением суммы предыдущегоThe computational blocks (n + 1) and matrix rows by the clock signal Ј, summarizes the signals coming from the input i 109 of the first transfer and the information input for the input with the sum of the previous clock, which is stored in trigger 52. The transfer and the sum is recorded in triggers 51 and 52, respectively. Sh. Sync signal O2 adder 50 adds the signals from the input 107 of the second transfer and the second information input 111 of the block with the value of the sum of the previous

такта, которое хранитс в триггере 57. д5 строк таблицы частичных произведений. Полученные перенос и сумма эаписы- В (п+1)-и строке матрицы вьтчисли- ваютс в триггеры 55 и 57 соответственно . Наличие управл ющего сигнала на втором управл ющем входе 112 запрещает подачу сигналов с первого иtact, which is stored in the trigger 57. d5 rows of the table of partial products. The resulting transfer and the sum of the episode in the (n + 1) -and row of the matrix are counted in triggers 55 and 57, respectively. The presence of a control signal at the second control input 112 prohibits the supply of signals from the first and

тельных элементов производитс суммирование данных, которые поступают на каждом такте работы устройства из 50 строки матрицы.The elements are summed by the data that arrive at each device operation cycle from 50 rows of the matrix.

второго информационных входов 110 и 1 1 блока на сумматор.the second information inputs 110 and 1 1 block on the adder.

Вычислительные блоки (п+2)-й строки работают по синхросигналу, причем при наличии управл ющего сигнала на втором управл ющем входе 122 сумматор 62 суммирует данные, поступающие с входа 120 первого переноса и первого информационного входа 121 блока соComputing blocks (n + 2) -th row operate on a clock signal, and in the presence of a control signal at the second control input 122, the adder 62 sums the data from the input 120 of the first transfer and the first information input 121 of the block

ных входов 3 последовательным кодом разр д за разр дом в каждом такте ра- боты устройства. Под тактом работы 3 inputs of the serial code of the discharge for the discharge in each clock cycle of the device. Under the beat of work

устройства .понимаетс сдвиг числа на один разр д. Количество пар сомножиdevices. the shift of the number by one bit is understood. The number of pairs

телей определ етс числом информационных входов в матрицу вычислительных ,блоков. Каждый умножитель реализует алгоритм согласно табл.1, котора приводитс дл случа п-разр дных сомножителей:The numbers are determined by the number of information inputs in the matrix of computational, blocks. Each multiplier implements the algorithm according to Table 1, which is given for the case of n-bit factors:

,а4аэ. . .а у, и ВНэ Ь,.. ,ЬП.a4ae. . .a y, and VNe b, .., bp.

Суммирование строк таблицы позвол ет получить результат умножени чисел А и В. Управл ющими переменными дл левой половины таблицы вл етс последовательность значений разр дов сомножител В, начина с младшего разр да bh дл верхней строки и конча разр дом Ь{ дл нижней строки. Дл правой половины таблицы управл ющими переменными вл ютс значени разр дов сомножител А - от старшего разр да а4 до младшего ап . Таким сгбразом, при подаче в устройство двух сомножи- телей последовательным кодом, причем один из сомножителей старшими разр дами вперед, а второй - младшими, можно совместить введение чисел с операцией формировани и суммировани Summing the rows of the table allows to obtain the result of multiplying the numbers A and B. The control variables for the left half of the table are a sequence of values of the factors of the B factor, starting with the lower bit bh for the upper row and ending with the bit b {for the lower row. For the right half of the table, the control variables are the bit values of the factor A - from the high bit a4 to the low an. Thus, when two factors are supplied to the device by a sequential code, one of the factors being higher bits ahead, and the second lower ones, it is possible to combine the introduction of numbers with the operation of formation and summation

строк таблицы частичных произведений. В (п+1)-и строке матрицы вьтчисли- rows of the table of partial products. In (n + 1) -and the row of the matrix are

тельных элементов производитс суммирование данных, которые поступают на каждом такте работы устройства из строки матрицы.The elements are summed by the data that arrive at each device operation cycle from the matrix row.

Последн (п+2)- строка матрицы преобразует двухр дный код, поступающий в нее из (п+1)-и строки в окончательный результат, представл ющий со- бой сумму парных проичведений сомножителей . Работа матрицы вычислительных элементов состой г и следующем: по информационном . 1 в первую строку матрицы в HI ном такте по И1569826The last (n + 2) - row of the matrix converts the two-row code that enters it from (n + 1) -and the row into the final result, which is the sum of the pair of factors. The operation of the matrix of computational elements is as follows: for informational. 1 in the first row of the matrix in the HI nominal cycle of I1569826

значени знаков первой парыfirst character pair values

пр р ра 19PR p 19

сомножителей: ,, b,| b .Ј . о ,bfactors: ,, b, | b .Ј. oh b

,аи и ai and

где п - разр дность сомножителей , последовательно друг за другом: по Ј, знак Ь& одного сомножител , по €г знак а0 - второго. Под воздействием управл ющего сигнала Yf,длительность которого равна С, + Јг, они поступают в первый вычислительный элемент первой строки. Знак одного из сомножителей задерживаетс триггером 38 на врем действи синхросигнала Ј дл того., чтобы на входы полусумматора 39 знаки поступили одновременно. Значение суммы знаков, которое соответствует значению знака произведени сомножителей, записываетс в триггер 40 и затем перепишетс при наличии управл ющего сигнала в триггер 41 . Таким образом, на шестом выходе вычислительного элемента 1.1.1 на третьем такте работы устройства будет сформирован управл ющий сигнал Q , соответствующий знаку произведени ,where n is the magnitude of the factors, successively one after another: by Ј, the sign of L & one factor, for € g the sign of a0 - the second. Under the influence of the control signal Yf, the duration of which is C, + Јg, they enter the first computational element of the first row. The sign of one of the factors is delayed by the trigger 38 for the duration of the sync signal Ј so that the inputs of the half adder 39 signs are received simultaneously. The value of the sum of the characters, which corresponds to the value of the sign of the product of the factors, is recorded in the trigger 40 and then rewritten in the presence of a control signal in the trigger 41. Thus, at the sixth output of the computing element 1.1.1, at the third cycle of the device operation, a control signal Q will be formed, corresponding to the product sign,

На втором такте работы устройства по информационному входу 3.1 в вычислительный блок 1.1.1 поступают старший разр д a i одного из сомножителей и младший разр д bh сомножител Bs которые записываютс : bп - в основной триггер 32 по сигналу Ј, и а - в основной триггер 33 по сигналу Ј2 соответственно . В следующем такте по сигналу Ј, происходит перезапись значени разр да b n с выхода триггера 32 в триггер 35а кроме того, значение его поступит на вход элемента И 30 и на выход 9 7 данных блока 1.1.1 дл записи в триггер 19 соседнего вычислительного блока 1.1.2. С выхода триггера 33 значение разр да а( записываетс в дополнительный триггер, поступает первый управл ющий сигнал на выход 98 вычислительного блока дл формировани управл ющего сигнала Q . Значение сигнала Q (г поступает на первый информационный вход 89 элемента и на выходе элемента И 30 формируетс In the second cycle of operation of the device, according to information input 3.1, the most significant bit ai of one of the factors and the low bit bh of the factor Bs are input to the computing unit 1.1.1 which are written: bn to the main trigger 32 by the signal Ј, and a to the main trigger 33 signal Ј2 respectively. In the next clock cycle according to the signal Ј, the value of bit bn is overwritten from the output of flip-flop 32 to flip-flop 35a. In addition, its value goes to the input of element 30 and to the output 9 7 of data 1.1.1 to write to flip-flop 19 of the next computing unit 1.1 .2. From the trigger output 33, the value of bit a (recorded in the additional trigger, the first control signal arrives at the output 98 of the computing unit to form the control signal Q. The signal Q (r goes to the first information input 89 of the element and the output of the And 30 forms

первое частичное произведение ,50 и 17, а также управл ющего сигнала О,the first partial product, 50 and 17, as well as the control signal O,

В зависимости от значени управл ющего сигнала Q(, которое соответствует знаку произведени , сформированное частичное произведение поступит на вход сумматора 23 либо в пр мом, .либо в обратном коде. С выхода сумматора сигналы, соответствующие сумме и переносу записываютс в триггере 25 24 По этому сигналу в триггер 32Depending on the value of the control signal Q (which corresponds to the product symbol, the generated partial product will go to the input of the adder 23 either in the forward or in the reverse code. From the output of the adder, the signals corresponding to the sum and transfer are recorded in the trigger 25 24 signal to trigger 32

поступающего на первый информационный вход блока, будет сформирован следующий старший разр д частичного произведени П atb у,,., . В зависимости от 55. значени управл ющего сигнала QJ на входе 80 формировани дополнительного кода блока, пр мой или обратный код этого разр да подаетс на сумматор 7 и далее полученна сумма и переносarriving at the first information input of the block, the next highest bit of the partial product P atb y ,,.,. Depending on 55. the value of the control signal QJ at the input 80 of forming the additional block code, the forward or reverse code of this bit is fed to the adder 7 and then the resulting sum and transfer

производитс запись следующего разр да b А, сомножител В, а значение разр да b n переписываетс в триггер 19 блока 1.1.2.The next bit b A is recorded, the B factor is multiplied, and the bit value b n is rewritten into flip-flop 19 of block 1.1.2.

В этом такте по синхросигналу Ј2 значение разр да а4 с выхода триггера 33 поступает на вход элемента И 30 и выход 97 данных блока; сигнал с выхода триггера 35, соответствующий значению разр да b п. , поступает на первый управл ющий выход 98 блока в далее ,, на первый информационный вход 89. Вследствие этого на выходе элемен5 та 39 сформируетс частичное произведение Ьиа,. Однако запоминание результата суммировани не производитс , так как он дублирует действи , выполненные по сигналу с, . В резуль0 тате выполнени данного такта в триггеры 32 и 33 вычислительного блока 1.1 будут записаны значени разр дов Ьп,и а1 в триггеры 24 и 25 будут записаны значени переноса и суммы отIn this cycle, by the sync signal Ј2, the value of bit a4 from the output of the trigger 33 is fed to the input of the element And 30 and the output 97 of the block data; the signal from the trigger output 35, corresponding to the value of bit b, goes to the first control output 98 of the block, then to the first information input 89. As a result, the output element 39 forms a partial product, bia ,. However, the accumulation of the summation result is not performed, since it duplicates the actions performed on the signal with,. As a result of the execution of this clock cycle, the trigger values 32 and 33 of the computing unit 1.1 will be written to the bit values Ln, and a1 the trigger values and sums from the triggers 24 and 25 will be recorded.

5 сложени частичного произведени Щ со значением, записанным в предыдущем такте в триггер 25 и сигналом, поступившим -по входу 88 первого переноса блока 1.1. В триггеры 19 и 20 вычис0 лительного блока 1,, 2 будут записаны значени разр дов bn,a,.5 of the addition of a partial product U with the value recorded in the previous cycle to the trigger 25 and the signal received on input 88 of the first transfer of block 1.1. The triggers 19 and 20 of the computational block 1, 2 will contain the values of bits bn, a ,.

В четвертом такте по сигналу в вычислительном блоке 1.1.1 будут произведены следующие действи : в триггер 32 запишетс значение разр да , с помощью элементов 34 и 30 сформируетс разр д частичного произведени h, и просуммируетс с предыдущим частичным произведением ,п, записанным в триггеры 25 s сформируетс управл ющий сигнал Q, равный значению разр да ()4 сомножител А . При действии сигнала с значение управл ющего сигнала 0 будет соответствовать значению разр да Ъ ц-i сомножител В. В вычислительном блоке 1.1.2 при действии сигнала произойдет запись в триггер 19 значени разр да b й,. Кроме того9 с помощью элементов 21In the fourth cycle of the signal, the following actions will be performed in the computing unit 1.1.1: the trigger value 32 will record the value of the bit, the elements of the partial product h will be generated using elements 34 and 30, and summed with the previous partial product, n, recorded in the triggers 25 s, a control signal Q is formed, equal to the value of the bit () 4 of the factor A. Under the action of the signal c, the value of the control signal 0 will correspond to the value of bit b of the multiplier B. In the computing unit 1.1.2, when the signal acts, the trigger value 19 of the bit b will be written to trigger. Additionally9 using items 21

SS

131131

записываютс в триггеры 9 и 8. С выхода 84 данных вычислительного блока 1.1.2 значение сигнала, соответствующее разр ду bn, поступит на вхо 72 данных блока 1.1.3 и запишетс в триггер 19. По сигналу Јг в блоке 1.1.2 произойдет запись в триггер 20 значение разр да а2: будет сформиро- ван с помощью тех же элементов 21 и 17 младший разр д частичного произведени . Результат суммировани записываетс в триггеры 23 и 24 с выхода 72 данных вычислительного блока. Значение сигнала, соответствующее разр ду а(, перепишетс в триггер 20 блока 1.1.3.recorded in the triggers 9 and 8. From the output 84 of the data of the computing unit 1.1.2, the signal value corresponding to the bit bn will go to the input 72 of the data of the block 1.1.3 and will be written to the trigger 19. The signal Јg in the block 1.1.2 will write to trigger 20, the value of bit a2: will be formed using the same elements 21 and 17, the least significant bit of the partial product. The result of the summation is recorded in the triggers 23 and 24 from the output 72 of the data of the computing unit. The signal value corresponding to bit a (will be overwritten in trigger 20 of block 1.1.3.

В каждом последующем i-м такте по информационному входу 3.1 в вычислительный блой 1,1.1 поступает нова пара разр дов а и bn-(i-1) сомножителей . В вычислительных блоках строк с помощью св зей между выходом и входом данных происходит сдвиг разр дов сомножителей в сторону п+2-го блока,In each subsequent i-th cycle, according to information input 3.1, a new pair of bits a and bn- (i-1) factors appears in the computational block 1.1.1. In the computational blocks of the rows, using the links between the output and the data input, the multiplicative bits shifts to the n + 2 block,

причем продвигаютс элементы сомножител В, по Јг- элементы сомножител А.moreover, elements of factor B are being promoted, along elements of factor A.

Запоминание разр дов сомножител В производитс триггером 19, сомножител А - триггером 21).Memorization of the bits of the factor B is produced by trigger 19, factor A by trigger 21).

По синхросигналу Ј, в вычислительных блоках строки с помощью элементов 21 и 17 формируютс младшие разр ды П ;, а {, Ъ и. (ч.г), а -, Ъп , .. .а л-(Ь п частичного произведени , начина с блока 1.1, в котором формируетс разр д a;(bn, и по блоку 1.2, в котором формируетс разр д, равный а n- (,-г) Формирование частичного произведени производитс под воздействием управл ющего сигнала Q, который поступает с первого управл ющего выхода блока 1.1.1 на первые информационные входы вычислительных блоков строAccording to the clock signal Ј, in the computational blocks of the line, using the elements 21 and 17, the lower-order bits;; a {, b and are formed. (ch.d), a -, bn, ... .a l- (b p partial product, starting with block 1.1, in which the discharge a is formed; (bn, and block 1.2, in which the discharge is formed, equal to and n- (, -d) The partial product is formed under the influence of the control signal Q, which is fed from the first control output of the block 1.1.1 to the first information inputs of the computing blocks

ки| значение Q в данном случае соот-45 поступает на входы формировани до- ветствует значению управл ющей пере- полнительного кода блоков, начина менной а, . В зависимости от знака произведени сомножителей, который формируетс в первом блоке строкиki | the value of Q in this case corresponds to 45, which is fed to the inputs of the formation, which corresponds to the value of the control overflow code of the blocks, starting a,. Depending on the sign of the product of factors, which is formed in the first block of the string

в виде управл ющего сигнала Q| с вто- - если знак произведени положительный, рого управл ющего выхода, он поступа- либо в обратном, если знак произве- ет на входы формировани дополнительного кода блоков с 1.1.1 по 1.1, «4.2 На сумматоры 7 частичное произведение поступает либо в пр мом коде с пр мого выхода элемента И 17, либо в обратном - с инверсного выхода элемента 17, Промежуточна сумма младших разр дов произведени , полученна какin the form of a control signal Q | from the second - if the sign of the product is positive, of the control output, it comes in or in the opposite direction, if the sign produces the inputs of the formation of the additional code of blocks from 1.1.1 to 1.1, "4.2 At adders 7, the partial product enters either the code from the direct output of the element And 17, or in the opposite - from the inverse output of the element 17, the intermediate sum of the lower-order parts of the product, obtained as

с 1.1.1 по 1.1 п+2. В вычислительных блоках на сумматоры 7 поступает частичное произведение в пр мом коде,from 1.1.1 to 1.1 p + 2. In computing blocks, adders 7 receive a partial product in the forward code,

дени отрицательный. В блоках 1.1.п+1 1.1.п+2 строки знак произведени непосредственно подаетс на сумматор 43 и в результате в (п+2)-м блоке строки будет сформирован окончательный знак произведени ,Denis is negative. In blocks 1.1.p + 1 1.1.p + 2 lines the product symbol is directly applied to the adder 43 and as a result the final product symbol will be formed in the (n + 2) -m block of the line,

Промежуточна сумма с выхода сумматора 7 записываетс в триггеры 14 иThe subtotal sum from the output of the adder 7 is written to the triggers 14 and

1414

00

результат суммировани частичного произведени , поступившего на второй вход сумматора, с информацией, полученной с входа первого переноса блока и данными, поступающими с выходов триггеров 9, записываетс в триг-° геры 9 и используетс в следующем такте . Промежуточные переносы записываютс в триггеры 8 и в следующем такте поступают на выходы первого переноса вычислительных блоков. Суммирование частичных произведений отрицательных чисел в обратном коде требует наличи the result of the summation of the partial product arriving at the second input of the adder, with the information obtained from the input of the first transfer of the block and the data coming from the outputs of the flip-flops 9, is recorded in the trigger 9 and is used in the next clock cycle. Intermediate transfers are recorded in triggers 8 and in the next cycle arrive at the outputs of the first transfer of computation blocks. Summation of partial products of negative numbers in the reverse code requires

с цепи обратной св зи, дл того чтобы избежать этого в предлагаемом устройстве производитс преобразование обратного кода в дополнительный за счет введени св зи с второго управл ющего выхода первого блока на вход первого переноса блока 1.1.п2., т.е. в младший разр д сформированного частичного произведени производитс добавление единицы, за счет чего происходит пре5 образование обратного кода в дополнительный .from the feedback circuit, in order to avoid this, the proposed device converts the return code into an additional one by introducing the link from the second control output of the first block to the input of the first transfer of the 1.1.P2 block, i.e. in the lower part of the formed partial product, the unit is added, due to which the reverse code is formed into an additional code.

По сигналу в вычислительных блоках строки с помощью элементов 21 и 17 формируютс старшие разр ды П t The signal in the computing blocks of the line using the elements 21 and 17 are formed by the higher bits P t

а b tbtf-i) агъn-(i-т- V аi-zb n- (i-г) частичного произведени , начина сa b tbtf-i) arbn- (i-t-V ai-zb n- (i-g) of the partial product, starting with

блока 1.1.2, в котором формируетс разр д, равный а в b п (, -г). Дл формировани частичного произведени в вычислительные блоки на первый информационный вход поступает управл ющий сигнал Q. с первого управл ющего выхода блока 1.1.1, значение Q в данном случае соответствует значению управл ющей переменной Ъп.гу В зависимости от знака произведени сомножителей , который формируетс в первом блоке строки, управл ющий сигнал Q1 с второго управл ющего выходаblock 1.1.2, in which the discharge is formed, equal to a in b p (, -g). In order to form a partial product, the control information Q comes from the first control output of the block 1.1.1 to the first information input. The value of Q in this case corresponds to the value of the control variable Γg. Depending on the sign of the multipliers, which is formed in the first block of the line, the control signal Q1 from the second control output

поступает на входы формировани до- полнительного кода блоков, начина enters the inputs of the formation of an additional block code, starting

если знак произведени положительный, либо в обратном, если знак произве- if the sign of the product is positive, or vice versa, if the sign is

Б следующем такте поступает чероз элементы И И и ИЛИ 16 на третий вход сумм тооа. Промежуточные, переносы записываютс в триггеры 13 вычислительных блоков и з следующем такте поступают на выходы второго переноса вычислительных: блоков. В п-Н тактеIn the next cycle, the CEROZ ELEMENTS AND AND AND OR 16 arrive at the third input of the amounts of the tooo. Intermediate transfers are recorded in the triggers of 13 computational blocks and, at the next cycle, arrive at the outputs of the second computational transfer: blocks. In the n-tact

I работы устройства в триггеры 19 вычислительных блоков будут записаны все разр ды сомножител Bs а в триггеры 20 - все разр ды сомножител ПАР причем в блоке 1.1.1 разр ды а и b з 1 К2ал.,иЬав 1 .1 .3 - а ц.ги b з в 1 ,п-э н в bn. В следующем тг+2 такте на управл ющие входы 9 блоков первой строки подаетс управл ющий сигнал YH с первого выхода устройства управлени . По этому сигналу вI device operation triggers 19 computational blocks will be recorded all the bits of the multiplier Bs and the triggers 20 - all bits of the PAR pair and in block 1.1.1 bits a and b C 1 K2al., Iav 1 .1 .3 - a c .gi b s in 1, pn in bn. In the next tg + 2 clock cycle, the control inputs 9 of the blocks of the first row are supplied with the control signal YH from the first output of the control device. By this signal in

.блок 1,1 запишетс новэ. пара знаков сомножителей, а в остальных блоках произойдет обнуление триггеров 19 И 20. Кроме того, в этом такте будет формировано П частичное произведение к просуммировано в промежуточной суммой предыдущих тактов, котора хранитс в триггерах 9 и 14 вычислительных блоков. Таким образом, цикл работы умножител составл ет т -1 такт Кажда следующа строка матрицы вы™ числительных блоков принимает: пары сомножителей со сдвигом на один такт, т.е. если в первую строку поступают а , и b пм разр ды сомножителей А и 6( s то во вторую а , и b л., разр ды сомножителей А2 и Вг э в третью а и bjw,-., Разр ды сомножителей АЗ к В$ и т.д. Работы остальных п-1 строк вычислительных блоков аналогичны работе описанной первой строки, .block 1.1 will write new. a couple of factors of factors, and in the remaining blocks the triggers 19 and 20 will be zeroed out. In addition, a partial product will be formed in this tact to be summed up in the intermediate sum of the previous cycles, which is stored in the triggers 9 and 14 of the computational blocks. Thus, the cycle of operation of the multiplier is m – 1 cycle. Each next row of the matrix of numerical blocks takes: pairs of factors with a shift by one cycle, i.e. if the first line contains a and b pm the bits of the factors A and 6 (s then the second a and b l., the bits of the factors A2 and Br e into the third a and bjw, -. The bits of the factors AZ to B $, etc. The work of the remaining n-1 lines of computational blocks is similar to the work of the first line described,

В процессе выполнени операции ум чожеки пар сомножителей между п первыми строками матрицы осуществл етс передача промежуточных переносов, зозпикающих на каждом такте и записываемых в триггеры 8 и 13, в сосед- шло верхнюю строку. Дл этого выход переноса i-го вычислительного блока нижней строки соедин етс с входом лервого переноса (i-1) вычислитель- него блока соседней верхней строки, при этом по этой св зи передаетс значение младших разр дов промежуточных переносов Выход второго переноса 1-го вычислительного блока сое- динен с входом второго переноса i+1 вычислительного блока соседней верхней строки при этом по этой св зиIn the process of performing the operation, the mind pieces of pairs of factors between the first rows of the matrix transfer intermediate transients zzzpikayuschie on each cycle and recorded in the triggers 8 and 13, in the adjacent top row. For this, the transfer output of the i-th computational block of the lower line is connected to the input of the first transfer (i-1) of the computational block of the adjacent top line, while the lower-order intermediate-transfer bits of the second transfer are transferred via this connection. the unit is connected to the input of the second transfer i + 1 of the computational unit of the adjacent top row, while using this connection

передаетс значение старших разр дов промежуточных переносов.the value of the higher bits of the intermediate carries is transmitted.

Таким образом,, на любом такте работы каждой строки матрицы (умножителе ) осуществл етс поступление по входу З-i новой пары разр дов сомножителей Ј суммирование сформированного частичного произведени с промежуточной суммой, полученной в предыдущем такте и считываемой с выходов триггеров 9 дл младшей половины разр дов и с выходов триггеров 14 дл старшей половины разр дов, и с промежуточными переносами;, поступающими с нижней соседней строки матрицы причем по входу первого переноса блоков поступают переносы младшей половины разр дов; а по входу второго переноса - старшей половины разр дов. Результат суммировани в виде вновь полученной промежуточной суммы и переносов записываетс в триггеры 9S 14 и 8513 соответственно. По окончании каждого цикла работы умножител в его выходных триггерах (8,13,9,14) будет записано произведение пары сомножителей , представленное двухр дным кодом; т„е в виде кода переносо л кода суммы. В каждом третьем такте цикла двухр дный код произведени передаетс в соседнюю верхнюю строку матрицы,, дл этого в вычислительные блоки строки с соответствующего выхода блока управлени поступает управл ющий сигнал Y, 5 гДе i номер строки. Под воздействием этого сиг- нала, поступающего на входы управлени передачей суммы блоков, выходы триггеров 9 и 14, с которых считываетс значение разр дов суммы соедин ютс с помощью элементов И 12 с ВэГхо дами суммы вычислительных блоков „Thus, at any cycle of operation of each row of the matrix (multiplier), a new pair of factor multipliers arrives at the input Z-i; the summed-up partial product is summed with the intermediate sum obtained in the previous cycle and read from the outputs of flip-flops 9 for the lower half of the matrix and from the outputs of the flip-flops 14 for the upper half of the bits, and with intermediate transfers ;, coming from the lower adjacent row of the matrix, and at the input of the first transfer of blocks, transfers of the younger half of the bit s; and at the entrance of the second carry, the upper half of the bits. The result of the summation in the form of the newly received intermediate sum and transfers is recorded in the triggers 9S 14 and 8513, respectively. At the end of each cycle of operation of the multiplier, in its output triggers (8,13,9,14), the product of a pair of factors, represented by a two-row code, will be recorded; t „e in the form of a transfer code of the amount code. In every third cycle of the cycle, a two-row code of the product is transmitted to the adjacent upper row of the matrix, for this purpose, the computing signal of the line from the corresponding output of the control unit receives the control signal Y, 5 gDe i line number. Under the influence of this signal, arriving at the control inputs of the transfer of the sum of blocks, the outputs of the flip-flops 9 and 14, from which the value of the digits of the sum is read, are connected by means of AND 12 elements to the VEHOs of the sum of computation blocks.

Сигнал с выхода суммы вычислительных блоков i-й строки поступает на третий вход суммы соседнего сверху вычислительного блока (х+1)-й строки и далее через элемент 6 на второй вход сумматора 7, В момент передали суммы и переносов дл строки (i+t) будет второй такт работь в котором по входу 3.1-М и Ц-И.О-й вычислительный блок только поступает первый значащий разр д пары сомножителей и i поэтому наложение сигналов на втором входе сумматора не произойдет.The output signal of the sum of computing blocks of the i-th line goes to the third input of the sum of the computing block (x + 1) -th row adjacent from above and then through element 6 to the second input of the adder 7, At the moment the sums and hyphenations for the string (i + t ) there will be a second cycle in which the input of 3.1-M and C-I.O.th computing unit only receives the first significant bit of a pair of factors and therefore i do not overlap the signals at the second input of the adder.

Таким o6pa3OMs по окончании процеса умножени пары сомножителей в п-иSo o6pa3OMs at the end of the process of multiplying a pair of factors in the n and

строке матрицы 1 в нее поступают результаты операции умножени предыду- щих пар сомножителей из нижней строки По мере освобождени строк матрицы в нее может поступать нова последовательность пар чисел.the row of the matrix 1 enters the results of the operation of multiplying the previous pairs of factors from the lower row. As the rows of the matrix are released, a new sequence of pairs of numbers may enter it.

В (п-М)-й строке матрицы вычислительных блоков производитс суммирование переносов, возникающих на каж- дом такте работы n-й строки матрицы, поступающих с выхода первого переноса дл младшей половины разр дов и с выхода второго переноса, дл старшей половины разр дов, выходов блоков на входы первого и второго переносов блоков (п+1)-й строки. В процессе работы возникающие переносы в вычислительных блоках п+1 строки передаютс между элементами дл каждой половины разр дов с выхода первого переноса на первый информационный вход соседнего слева вычислительного блока и с выхода второго переноса на второй информационный вход соседнего справа вычислительного блока дл старшей половины разр дов. Значение разр дов промежуточной суммы в виде двухразр дного кода записываетс в триггеры 51 и 52 дл младших разр дов и триггеры 56 и 57 дл старших разр дов. Цикл работы вычислительных блоков (п-Н)-й строки составл ет также п+1 такт. Результат умножени пары сомножителей из л-й строки матрицы 1 поступает на входы суммы вычислительных блоков , (п+1)-и строки. Дл этого, на входы управлени передачей суммы вычислительных блоков (п+1)-й строки поступает управл ющий сигнал Y п+3 кото- рый подключает выходы триггеров 52 и 57 на выходы суммы вычислительных блоков и в это врем на входы суммы вычислительных блоков поступает код суммы с n-й строки матрицы. С выходов суммы вычислительных блоков разр ды данных поступают в вычислительные блоки (п+2)-й строки. В следующем такте работы (п+1)-и строки матрицы старшие разр ды сформированного в вы- числительных блоках двухр дного кода дл преобразовани в окончательный результат передаютс в вычислительные блоки (п+2)-й строки. В вычислительных блоках (п+1) -й строки в момент передачи необходимо дл установки в ноль триггеров 51 и 56 разорвать цепи распространени внутренних переносов. Дл осуществлени этих действий наIn (pM) -th row of the matrix of computational blocks, the summation of the carries occurring at each cycle of the n-th row of the matrix, coming from the output of the first transfer for the lower half of bits and from the output of the second transfer, is made for the upper half of the bits , block outputs to the inputs of the first and second hyphenation of blocks (n + 1) -th line. During the operation, the emerging transfers in the computing blocks of n + 1 lines are transferred between the elements for each half of the bits from the output of the first transfer to the first information input of the left adjacent computing unit and from the output of the second transfer to the second information input of the right neighboring computing unit for the upper half . The value of the sub-sum bits in the form of a two-bit code is written to the triggers 51 and 52 for the lower bits and the triggers 56 and 57 for the higher bits. The cycle of operation of computing blocks (pn) st line is also n + 1 clock cycle. The result of multiplying the pair of factors from the nth row of the matrix 1 is fed to the inputs of the sum of computational blocks, (n + 1) -and rows. To do this, the control inputs for transferring the sum of computational blocks (n + 1) -th row receive a control signal Y п + 3 that connects the outputs of flip-flops 52 and 57 to the outputs of the sum of computational blocks and at this time code of the sum from the nth row of the matrix. From the outputs of the sum of the computation blocks, the data bits are transferred to the computation blocks of the (n + 2) -th row. In the next cycle of operation (n + 1) and the rows of the matrix, the highest bits generated in the computational blocks of the two-row code for conversion to the final result are transferred to the computation blocks of the (n + 2) -th row. In the computational blocks of the (n + 1) -th line, at the moment of transfer, it is necessary for installation at zero of the flip-flops 51 and 56 to break the propagation chains of the internal hyphenation. To carry out these actions on

,. ,

JQ | 20 25 30 ,5 о 5 Q Jq | 20 25 30, 5 about 5 Q

5five

входе управлени передачей суммы сохран етс сигнал Y по (т.е. длительность сигнала Ynt3 равна двум тактам), а на второй управл ющий вход поступает сигнал Y , который отключает второй вход сумматора 50. Таким образом , второй и третий входы сумматоров 50 будут отключены от источников данных и, следовательно, не произойдет искажени разр дов числа, поступающего по входам первого и второго переносов вычислительного блока. Эти разр ды чисел соответствуют переносам , возникающим при обработке новой пары сомножителей новой последо- вательности в n-й строке матрицы-.The sum transfer control input preserves the Y signal by (i.e., the duration of the Ynt3 signal is two clock cycles), and the second control input receives a Y signal, which disables the second input of the adder 50. Thus, the second and third inputs of the adders 50 will be disabled from the data sources and, therefore, there will be no distortion of the bits of the number arriving at the inputs of the first and second transfers of the computing unit. These bits of the numbers correspond to the transfers that occur when processing a new pair of factors of a new sequence in the nth row of the matrix-.

Вычислительные блоки (п+2)-й строки матрицы 1 принимают двухр дный код, поступающий с (п+1)-и строки и за (п+1) так формируют окончательный n-разр дный результат операции суммировани пар произведений. Окончательный результат формируетс на информационном выходе 4 устройства последовательно разр д за разр дом, начина с младшего n-го разр да и конча знаковым разр дом произведени . Разр ды данных, поступающие с первого информационного входа вычислительного блока , записывающего в триггер 68 под воздействием управл ющего сигнала Yn+z, поступающего на вход разрешени записи вычислительного блока с (п+2)-го выхода блока управлени . Триггер 68 осуществл ет задержку сиг-, нала на один такт работы устройства дл временного согласовани с информацией, котора поступает на вход первого переноса и первый информационный вход вычислительных блоков п+2 в следующем такте. Прием информации с (п+1)-и строки в (п+2)-ю осуществл етс под воздействием управл ющего сигнала Yn, поступающего на второй управл ющий вход вычислительных блоков, при этом обрываютс св зи передачи значений суммы и переносов между вычислительными блоками и за счет этого происходит обнуление триггеров 63 и 64. Поступающа в данном такте информаци с входа первого переноса и первого информационного входа складываетс со значением разр дов числа, считываемого с выхода триггера 68, и полученные значени поразр дной суммы и переноса записываютс соответственно в триггеры 64 и 63. Эти действи выполн ютс при воздействии синхроснгналз и2 В дальнейшем на каждом такте работы вычислительных блоке в (п+;) строки происходит суммирование записанных в триггерах 64 разр дов промежуточной суммы с разр дами промежуточных переносов, записанных в триггерах 63 со сдвигом разр дов полученной суммы в сторону младших разр дов, при этом на выход устройства 4 поступит вновь полученный разр д окончательного результата, В последнем (п+1)-м такте с выхода 4 будет считан знаковый разр д окончательного результата5 а на вход перThe computational blocks of the (n + 2) -th row of matrix 1 take the two-row code from the (n + 1) -th row and (n + 1) form the final n-bit result of the sum of pairs of products. The final result is formed at the information output 4 of the device, sequentially, bit by bit, starting from the lowest nth bit and ending with a significant bit of product. The data bits received from the first information input of the computational unit, which is written to the trigger 68 under the influence of the control signal Yn + z, are fed to the recording enable input of the computational unit from the (n + 2) -th output of the control unit. The trigger 68 delays the signal for one cycle of operation of the device to temporarily reconcile with the information that enters the first transfer input and the first information input of the n + 2 computing blocks in the next cycle. Information from the (n + 1) -and lines to the (n + 2) -th is received under the influence of the control signal Yn arriving at the second control input of the computation blocks, thus breaking the transmission of the sum and transfer values between the computation blocks and due to this, the flip-flops 63 and 64 are reset. The information coming from the first transfer and the first information input in this cycle is added to the value of the digits of the number read from the output of the trigger 68, and the resulting bit-sum and transfer values are written Triggers 64 and 63, respectively. These actions are performed under the influence of synchroscalnals II. Subsequently, at each step of the operation of the computing block, (n +;) lines summarize 64 bits of the intermediate sum recorded in the triggers and the intermediate hyphens recorded in the triggers 63 with the shift of the digits of the obtained amount towards the lower digits, while the output of the device 4 will receive the newly received bit of the final result, In the last (n + 1) -th cycle from output 4 the significant bit will be read out about rezultata5 and the input pen

зого переноса и первый информационный вход с (п-Н)-й строки поступит следующий двухр дный код.After the transfer and the first information input, the next two-row code will be received from the (n – H) -th line.

Таким образом цикл работы каждой Строки матрицы 1 составл ет п+ такт И в случае поступлени на входы 3.i устройства последовательности пар сомножителей на выходы 4 устройства че р ез каждые п+1 так будет сформирован новый результат.Thus, the cycle of operation of each Row of matrix 1 is n + cycle And in the case of arriving at the inputs 3.i of the device a sequence of pairs of factors to the outputs 4 of the device after every n + 1, a new result will be formed.

Работает предлагаемое устройство под воздействием сигналов, вырабатываемым блоком управлени (фиг.8), При поступлении на управл ощий вход 5 устройства сигнала о начале работы про- исходит запуск генератора 69 синхроимпульсов и установка сдвигового регистра 70 в исходное состо ние, кото-рое заключаетс в том, что в первом разр де устанавливаетс 1, а в остальных; Q. В дальнейшем под воздействием синхроимпульсовs вырабатываемых генератором 69, происходит сдвиг единичного состо ни последовательно разр д за разр дом в сдвиговом регист ре. Количество разр дов сдвигового регистра 70 определ етс количеством тактов работы предлагаемого устройства , в данном случае равном п+3, На выходах устройства управлени по вл ютс управл ющие сигналы Y;, под воздействием которых осуществл етс передача данных между строками матрицы вычислительных блоков и обнуление триггеров. Так, например, дл обнулени содержимого триггеров второй строки на втором выходе по витс сигнал Y во втором такте работы. Через такт с второй строки в третью происходит передача кодов суммы и перенос в третью строку матрицы, дл этого с четвертого выхода во вторую строку на входы управлени передачей суммы поступает сигнал Y4° Длительность кажThe proposed device operates under the influence of the signals generated by the control unit (Fig. 8). When the start signal arrives at the control input 5 of the device, the clock generator 69 starts and closes the shift register 70 to its initial state, which is The fact that in the first category is set 1, and in the rest; Q. Subsequently, under the influence of the sync pulses generated by the generator 69, a single state shift occurs sequentially discharge after discharge in the shift register. The number of bits of the shift register 70 is determined by the number of cycles of operation of the proposed device, in this case equal to n + 3. At the outputs of the control device appear the control signals Y; the effect of which is the transfer of data between the rows of the matrix of computing blocks and resetting the triggers . For example, to zero the contents of the second-line triggers at the second output, the Y signal in the second cycle of operation is given. Through the cycle from the second line to the third, the transfer of the sum codes and transfer to the third row of the matrix, for this, from the fourth output to the second row, the sum transfer signal goes to the transfer control inputs Y4 ° Duration

равна длительности о, + Јгн формирование помощью элементов ИЛИequal to the duration o, + Ј gn formation using the elements OR

дого сигнала YJSignal YJ

синхроимпульсовsync pulses

их происходит сtheir happening with

71.1. Сигналы на входах каждого 71.1. The signals at the inputs of each

элемента ИЛИ 71 поступают с выходовthe element OR 71 comes from the outputs

дополнительного триггера и основногоadditional trigger and main

триггера (i-M)-ro разр да. Длитель0trigger (i-M) -ro bit. Durable0

5five

00

5five

30 ( ность сигнала Y30 (Y signal strength

гиз поступающего наgiz coming on

входы управлени передачей суммы вычислительных блоков (п+1)-и строки матрицы, равна двум тактам работы устройства,, поэтому дл формировани его используютс выходы ш-2 и n-f-4 элементов ИЛИ, Запись информации триггер 69 вычислительных блоков (п+2)-й строки должна совпадать по времени с действием управл ющего сигнала ,The control inputs for transferring the sum of computational blocks (n + 1) and matrix rows are equal to two device operation cycles, so the outputs w-2 and nf-4 elements OR, Record information trigger 69 computation blocks (n + 2) are used to form it -th line must coincide in time with the action of the control signal,

Рассмотрим пример получени суммы произведений следущей последователь- 14 5 117, . ,6 13Consider an example of obtaining the sum of products of the following sequence: 14 5 117,. 6 13

ности 9nosti 9

п( - -- P( - --

Мб 16 16 16MB 16 16 16

))

и А Результаты операцииand a surgery results

12)12)

6 Л Г5 131 Г11 , 9 -4 6х( ТбУ ЧТ6ХТ6 ШХ( Тб} 6 L G5 131 G11, 9 -4 6x (TbU CHT6HT6 ShKh (TB}

/ . /.

Чб} 169Chb} 169

Ь;а;B; a;

г, 7 N 10T 188 12 g, 7 N 10T 188 12

1( Тб)хТбГ 256 Тб В Двоичном1 (TB) xTBG 256 TB In Binary

5five

0 0

представлении щий вид;a view;

,(0, (0

i i

операци имеет следую1the operation has the following1

10х(-0,0110) + (0,0101)х х(0,:М01) + (0,1011)х(0,1ГЮ1) + (0,0111)х10x (-0,0110) + (0,0101) х х (0,: М01) + (0,1011) х (0,1ГЮ1) + (0,0111) х

x(0s 1010) (0,010101ОГИ-О, 01 00001- -0,01100011-0,01000110)0,10111100 -0,1011.x (0s 1010) (0,010101OGI-O, 01 00001- -0,01100011-0,01000110) 0.10111100 -0.1011.

Частичные произведени дл пар чисел представлены в табл. 2.Partial products for pairs of numbers are presented in Table. 2

Согласно алгоритму работы устройства первоначально частичные произведени получаютс в пр мом коде, а далее s в зависимости от знака произве - дени 9 преобразуютс в дополнительный и далее производитс их суммирование .According to the algorithm of operation of the device, the partial products are initially obtained in the direct code, and then s, depending on the sign of the product 9, is converted into an additional one and then summed.

Суммирование полученных произведений дает следующий результат:Summation of the products obtained gives the following result:

1,101011001,10101100

Os01000001Os01000001

1,100111011,10011101

1,101110101,10111010

19ОЮ0010019OÜ00100

Дл выполнени данной операции матрица 1 вычислительных элементов должна содержать в первых п ти строчкахTo perform this operation, the matrix 1 of the computational elements must contain in the first five lines

, вычислительных блоков, 6- стро- вход схемы И 30 и на выход данных блока - 5 вычислительных блоков. Диапа- ка. На первые информационные входы, computing blocks, 6-line-input circuit And 30 and the output data of the block - 5 computing blocks. Diapaka At the first information inputs

зон представлени чисел выбираетс из услови отсутстви переполнени при суммировании. На первом такте работы устройства в вычислительный блок 1.1 по входу данных последовательно поступают знаки а° 0 и первойNumber representation zones are selected from the no overflow condition when summing up. On the first cycle of operation of the device, the characters a ° 0 and the first

вычислительных блоков первой строки с 1.1.1 по К 1.4 поступит значениеcomputing blocks of the first line from 1.1.1 to 1.4

управл ющего сигнала 0- 1, на входы формировани дополнительного кода вычислительных блоков 1.1-1.6 поступит значение управл ющей переменной 0 1. пары сомножителей, при этом на первый JQ Под воздействием этих переменных на управл ющий вход поступает управл ю- выходе элементов 2И-ИЛИ 15 будет сфор- щий сигнал Y с первого выхода бло- мирова обратный код младших четырех ка управлени .. Под его воздействием разр дов частичного произведени : значение b ° поступает на вход триггера 1111 и далее, они поступают 38 при действии синхросигнала Ј, и осу- )5 На второй вход сумматора 7 и с выхода суммы результат записываетс в триггере 9. Дл преобразовани обратного кода в дополнительный значение управл ющего сигнала Q поступает на вход первого переноса вычислительного блока 1.1.4, за счет чего происходит прибавление единицы в младший разществл етс задержка сигнала. По синхросигналу Јг поступает на вход полусумматора 39 значение а, а на другой вход с выхода триггера 38 значение Ь . С выхода суммы полусумматора 39 f) значение 1, соответствующее знаку результата операции умножени сомножителей А и В,-поступает на вход триг- р д. По синхросигналу с выхода триггера 40 и по Јг записываетс в него. гера 35 через элемент 2И-ИЛИ 36 на На втором такте работы устройства 25 первый управл ющий выход вычислитель- прекращаетс действие управл ющего Ного блока 1 .-1 .1 поступает значение сигнала и на вход данных вычислитель- , С выхода триггера 33 через эле- ного блока 1.1.1 поступает младший Мент 2И-ИЛИ 34 на выход данных блока разр д Ь.,0 сомножител и записывает- и второй вход элемента И 30 поступает сд в триггер 32 по синхросигналу Ј, , Зо значение а)0. С помощью управл ющих по синхросигналу Ъг поступает стар- символов Q , и Q формируютс старшие ший разо д а сомножител А и запи- разр ды частичного произведени сываетс в триггер 33. На вход раэре- П, 1.111 в вычислительных бло- шени записи вычислительного блокаcontrol signal 0-1, the inputs of the formation of the additional code of computing blocks 1.1-1.6 receive the value of the control variable 0 1. a pair of factors, while the first JQ Under the influence of these variables, the control input receives the control output 2I-OR 15 there will be a forming signal Y from the first output of the block return code of the lower four controllers. Under its influence, the bits of the partial product: the value b ° enters the input of the trigger 1111 and further, they arrive 38 when the clock signal Ј acts, and -) 5 Sat The input of the adder 7 and the output of the sum is written to the trigger 9. To convert the inverse code to the additional value of the control signal Q, it is fed to the input of the first transfer of the computing unit 1.1.4, due to which the unit is added to the lower delay of the signal. The sync signal Јg receives the input of the half-adder 39 value a, and the other input from the output of the trigger 38 has the value b. From the output of the sum of half adder 39 f) the value 1, which corresponds to the sign of the result of the multiplication of factors A and B, - enters the input of the trigger d. The clock signal from the output of the trigger 40 and поg is written to it. At the second cycle of operation of the device 25, the first control output of the calculator stops the action of the control Nogo block 1.-1. 1 and receives the value of the signal and the data input of the calculator, From the output of the trigger 33 The first unit 1.1.1 receives the younger Ment 2I-OR 34 at the output of the data block of the discharge unit L., 0 factor and writes- and the second input of the element And 30 enters sd at trigger 32 via the sync signal,, Zo value a) 0. With the help of control signals on the clock signal Zr, the star symbols Q are received, and Q the higher pair of the factor A and the partial discharge bits are generated in trigger 33. At the input of the trigger, P, 1.111 in the computational write blocks of the computing unit

l.i.1 поступает управл ющий сигнал Y сд .сч с второго выхода блока управлени и триггеры 14. по синхросигналу Ј, значени триггера 40 перепишетс в триггер 41 . В этом же такте значение управл ющего сигнала поступает на вход вычислительного блока 1.2.1. В вычислительный блок 1.2.1 по входу данных посту- пит знак второй пары сомножителей а°гl.i.1 receives the control signal Y sdc from the second output of the control unit and the triggers 14. by the sync signal Ј, the values of the trigger 40 will be overwritten by the trigger 41. In the same cycle, the value of the control signal is fed to the input of the computing unit 1.2.1. In the computing unit 1.2.1, at the data input, they will enter the sign of the second pair of factors a ° g

П 1.111 ках 1.1.2-1.1.6 и, пройд через сумматор 7, записываютс в1.111-1.1.2-1.1.6 and, having passed through adder 7, are written in

и Ь и равные соответственно а. и и после суммировани на полусумматоре 39 сумма равна О запишетс в триггер 40. На третьем такте работы устройства на втором управл ющем выходе вычислительного блока 1.1.1 будет сформирован управл ющий сигнал Q1, равный 1. По синхросигналу С, на первый информационный выход вычислительного блока через элемент 36 с второго выхода триггера 33, который образован выходом основного i триггера, поступит значение управл ющей переменной в виде сигнала 0, с выхода триггера 32 через схему 34 поступит значение на второйand b and equal respectively to a. and after summing at the half-adder 39, the amount equal to O is written to the trigger 40. In the third cycle of operation of the device, the control signal Q1 equal to 1 will be generated at the second control output of the computing unit 1.1.1. By the sync signal C, the first information output of the computing block element 36 from the second output of the trigger 33, which is formed by the output of the main i trigger, receives the value of the control variable in the form of a signal 0, the output of the trigger 32 through the circuit 34 will receive the value on the second

4545

;о;about

В результате в триггерах 9 будет записана поразр дна сумма,As a result, in the triggers 9, the sum will be written

1one

равна S, 1,111111 10, в триггеры 8 и 13 будут записаны поразр дные переносы ,00000001. Значение Ь по С1 записываетс в триггер 19 а а по Јг в триггер 20 вычислительного блока 1.1.2. На этом же такте по информационному входу 3.1 в вычислительный блок 1.1.1 записываютс последовательно разр ды в и в триггеры 32 и 33. В этом же такте в вычислительный блок 1.2.1 второй строки матрицы 1 в триггер 41 запишетс значение знака произведени второй пары сомножителей, а в триггеры 32 и 33 поступ т значени разр да сомножител Ъ„ и разр да сомножител а2. В вычислительный блок 3.1 третьей строки матрицы 1 по входу 3.3 поступ т знаки и третьей пары( Сомножителей при действии управл ющевычислительных блоков первой строки с 1.1.1 по К 1.4 поступит значениеequal to S, 1,111111 10, bitwise transfers, 00000001 will be written to the triggers 8 and 13. The value of b for C1 is written to the trigger 19 a and by g in the trigger 20 of the computing unit 1.1.2. At the same cycle, information input 3.1 into computational unit 1.1.1 is written into bits and triggers 32 and 33 sequentially. In the same cycle, the computational unit 1.2.1 of the second row of matrix 1 records the trigger 41 of the second pair of factors , and the triggers 32 and 33 receive the values of the discharge factor cn and the discharge factor c2. The computing unit 3.1 of the third row of matrix 1, at input 3.3, receives the characters and the third pair (the multipliers when the control computing blocks of the first row from 1.1.1 to K 1.4 are acted)

р д. По синхросигналу с выхода триггера 35 через элемент 2И-ИЛИ 36 на первый управл ющий выход вычислитель- Ного блока 1 .-1 .1 поступает значение , С выхода триггера 33 через эле- Мент 2И-ИЛИ 34 на выход данных блока и второй вход элемента И 30 поступает значение а)0. С помощью управл ющих символов Q , и Q формируютс старшие разр ды частичного произведени П, 1.111 в вычислительных бло- For the sync signal from the output of the trigger 35, through element 2И-OR 36, the first control output of the computing unit 1.-1 .1 receives the value, From the output of the trigger 33 through the element Ment 2I-34 34 to the output of the data of the block and the second input element And 30 receives the value of a) 0. With the help of the control characters Q, and Q, the highest bits of the partial product P, 1.111 are formed in the computing blocks

сд .сч триггеры 14. sd. triggers 14.

5five

1one

равна S, 1,111111 10, в триггеры 8 и 13 будут записаны поразр дные переносы ,00000001. Значение Ь по С1 записываетс в триггер 19 а а по Јг в триггер 20 вычислительного блока 1.1.2. На этом же такте по информационному входу 3.1 в вычислительный блок 1.1.1 записываютс последовательно разр ды в и в триггеры 32 и 33. В этом же такте в вычислительный блок 1.2.1 второй строки матрицы 1 в триггер 41 запишетс значение знака произведени второй пары сомножителей, а в триггеры 32 и 33 поступ т значени разр да сомножител Ъ„ и разр да сомножител а2. В вычислительный блок 3.1 третьей строки матрицы 1 по входу 3.3 поступ т знаки и третьей пары( Сомножителей при действии управл ющеналов Q2 0 и будут сформированы старшие разр ды П 080000 г и после суммировани со старшими раз р дами поразр дных переносов Р Р 0,0000 результат в виде ,,0000 и Р 0,0000 запишетс в триггеры 14 и 13. В вычислительный блок 1.2,1 вequal to S, 1,111111 10, bitwise transfers, 00000001 will be written to the triggers 8 and 13. The value of b for C1 is written to the trigger 19 a and by g in the trigger 20 of the computing unit 1.1.2. At the same cycle, information input 3.1 into computational unit 1.1.1 is written into bits and triggers 32 and 33 sequentially. In the same cycle, the computational unit 1.2.1 of the second row of matrix 1 records the trigger 41 of the second pair of factors , and the triggers 32 and 33 receive the values of the discharge factor cn and the discharge factor c2. In the computing unit 3.1, the third row of matrix 1, input 3.3 enters the characters and the third pair (multipliers under the action of the controllers Q2 0 and the higher bits will be generated, P 080000 g, and after summing up with the older bits of bitwise transfers P Р 0.0000 the result in the form ,, 0000 and Р 0.0000 will be written in the triggers 14 and 13. In the computing unit 1.2.1 in

го сигнала Y3 с третьего выхода блока лу С под-действием управл ющих сиг- управ тени и после суммировани ре- .зультат запишетс в триггер 40, На четвертом такте работы в первой строке матрицы по синхросигналу на выходах схем 15 в вычислительных блоках 1 .1.1--1.1.4 будут сформированы млад-- lime разр ды частичного произведени П ХгХХХХ0111 и поступ т на вторые входы сумматоров 7. На третьи входы с выходов триггеров 9 через элемент И 11 поступ т значени младших поразр дных сумм s Х,ХХХХ1110, После суммировани вновь образованна поразр дна сумма младших разр дов S2, Х9ХХХХ1000 запишетс в триггер 9 вычислительных блоков 1.1.1-1.1.4, а в триггер 9 запишутс поразр дныеSignal Y3 from the third output of the block C under the action of the control sig- nals of the shadow and after summing up, the result will be written into the trigger 40. On the fourth cycle of operation in the first row of the matrix, the sync signal at the outputs of the circuits 15 in the computing blocks 1 .1.1 --1.1.4 the minor bits of the partial product P HgXXXX0111 will be formed and fed to the second inputs of the adders 7. The third inputs from the outputs of the flip-flops 9 through the element 11 will receive the values of the lower bit sum s X, ХХХ1110, After summation newly formed bitwise sum S2 discharge poisons H9HHHH1000 zapishets the flip-flop 9 1.1.1-1.1.4 computing units, and the flip-flop 9 zapishuts porazr dnye

00

триггеры 32 и 33 запишетс значение b3-Q и , в остальных вычислитель ных блоках произойдет сдвиг ранее записанных разр дов сомножителей. В вычислительный блок 1.3.1 третьей 5 строки в триггеры 32 и 33 запишутс разр ды bt 1 и . В триггер 41 пе репишетс значение знака результата с выхода триггера 40. В вычислительный блок 1,4.1 четвертой строки матпереносы ,ХХХХ0111. В триггер 32 рицы при действии управл ющего сигна- вычислителъного блока 1.1.1 запишетс ла Y. с четвертого выхода блока уп- эначение разр да Ь, а в остальных вычислительных блоках произойдет сдвиг ранее записанных в триггерах 19 разр дов сомножителей Ь, . По синхросчг- 5 на торе 39 результатTriggers 32 and 33 will record the value of b3-Q and, in the remaining computational blocks, the previously recorded factor multipliers will be shifted. In computational block 1.3.1 of the third 5 lines, triggers 32 and 33 will contain bits bt 1 and. In trigger 41, the value of the sign of the result from the output of trigger 40 is rewritten. In the computing unit 1.4.1, the fourth line of the matrix transfers, ХХХХ0111. In the 32 trigger, the control signal-computing unit 1.1.1 records Y. from the fourth output of the block, assigning a bit of L, and the remaining computing blocks shift the 19 bits of the factors of L, previously recorded in the triggers. According to sync sync 5 on the torus 39 result

равлени поступ т знаки четвертой паи аЈ ОThe signs of the fourth unit

ры сомножителейry factors

и после суммировани and after summation

К 1K 1

на полусум- запишетс half-summed

Налу i2 в вычислительных блоках 1.1.2 1.1.6 будут сформированы старшие разр ды частичного произведени П 1 ,t 11 1 которые поступ т на вторые входы сум - матора 7S а на третьи входы поступ т значени старших разр дов поразр дных сумм ,111. Результат суммировани в виде поразр дной суммы S 0S0000 и оцоразр дных переносов ,1111 запишетс соответственно в триггеры 13 м 14. В триггер 33 вычислительного блока 1.1,1 запишетс значение разр да а3( 1, а в остальных вычислительных , блоках произойдет сдвиг ранее записанных в триггерах 20 разр дов со- множител а „ В вычислительных блоках второй строки по синхросигналу под воздействием управл ющих сигналов и будут сформированы младшие разр ды частичного произведе- ни П1 Х0ХХХХ10000, которые поступают на вторые входы сумматоров 7 вычислительных блоков 1,2,1-1,2,4. На пер- ные входы сумматоров с выходов первого переноса вычислительных блоков I.1-1.4 через вход первого переноса блоков 152,,4 и элемент 2И-ИЛИ поступают значени поразр дных переносов младших (разр дов Р| Х,ХХХХ0010. После суммировани результат в видеNal i2 in computational blocks 1.1.2 1.1.6 will form the high bits of the partial product P 1, t 11 1 that go to the second inputs of the 7S summator and the third inputs will get the values of the high bits of the bit amount, 111. The result of summation in the form of a bitwise sum S 0S0000 and sizrazdarnyh transfers, 1111 will be written respectively into 13 m triggers 14. The trigger 33 of the computing unit 1.1.1 will write the value of the a3 bit (1, and in the remaining computational blocks, there will be a shift previously recorded in triggers of the 20 bits of the factor a. In the computational blocks of the second row, the sync signal is affected by the control signals and the lower bits of the partial product P1 X0XXXX10000 will be generated at the second inputs of the adders 7 blocks 1,2,1-1,2,4. The first inputs of the adders from the outputs of the first transfer of computational blocks I.1-1.4 through the input of the first transfer of blocks 152,, 4 and element 2И-OR receive the values of bitwise transfers of lower (bits P | X, XXXX0010. After summation, the result is

младших разр дов поразр дной суммы 8г.Х,ХХХХ1010 и поразр дных переносов Р ХЭХХХХОООО запишетс в триггеры 9 :i 8 соответственно. По еинх-росигнаналов Q2 0 и будут сформированы старшие разр ды П 080000 и после суммировани со старшими разр дами поразр дных переносов Р Р 0,0000 результат в виде ,,0000 и Р 0,0000 запишетс в триггеры 14 и 13. В вычислительный блок 1.2,1 вthe lower-order bits of bitwise sum 8g.Х, ХХХХ1010 and bitwise transfers Р ХАХХХХОООО will be written into the triggers 9: i 8, respectively. According to the e-rosignals Q2 0, the higher bits P 080000 will be formed and after adding to the higher bits of bitwise transfers P Р 0.0000, the result in the form ,, 0000 and Р 0.0000 will be written into triggers 14 and 13. In the computing unit 1.2.1 in

лу С под-действием управл ющих сиг- lU With the action of control signals

триггеры 32 и 33 запишетс значение b3-Q и , в остальных вычислительных блоках произойдет сдвиг ранее записанных разр дов сомножителей. В вычислительный блок 1.3.1 третьей строки в триггеры 32 и 33 запишутс разр ды bt 1 и . В триггер 41 перепишетс значение знака результата с выхода триггера 40. В вычислительный блок 1,4.1 четвертой строки матрицы при действии управл ющего сигна- ла Y. с четвертого выхода блока уп- на торе 39 результатTriggers 32 and 33 will record the value of b3-Q and, in the remaining computational blocks, the previously recorded factor multipliers will be shifted. In computational block 1.3.1, the third line in triggers 32 and 33 will contain bits bt 1 and. The trigger 41 will rewrite the sign value of the result from the trigger output 40. In the computing unit 1.4.1 of the fourth row of the matrix with the control signal Y. from the fourth output of the controller 39, the result

ры сомножителейry factors

и после суммировани and after summation

К 1K 1

на полусум- запишетс half-summed

в триггер 40in trigger 40

- 5 - five

00

5five

На п том такте работы устройства в вычислительных блоках первой строки будет сформировано частичное произведение П3 1,, 111 000115 которое поступает на вторые входы сумматоров 7Э на третий вход поступит значение разр дов суммы S2( с выходов триггеров 9 и 14 ,00001000, на первый вход сумматора 7 вычислительного блока 1.1.4 поступит единичное значение. Результат суммировани в виде вновь образованной суммы ,1101010 и- переносов P3 0S00000001 запишетс в триггер 9}14 и 8,13 соответственно, В триггеры 32 и 33 запишутс разр ды Ц 0 и сомножителей а и Ь( и произойдет сдвиг остальных ранее записанных разр дов. В вычислительных блоках второй строки будет сформировано частичное произведение П 05000001009 которое поступает на вторые входы сумматоров 7$ на третьи входы поступ т разр ды суммы S 0ЭOOQ01010, на первые входы поступ т значени поразр дных переносов Р,2 1911101110 с выходов первого и второго переносов вычислительных блоков первой строки. Результат суммировани в виде S| 1511100000 и Р 0500001110 ; запишетс в триггеры и 8,13. В триггеры 32 и 33 запишутс разр ды Ь|-0 и .On the fifth cycle of operation of the device in the computational blocks of the first line, a partial product P3 1 ,, 111 000115 will be formed which goes to the second inputs of adders 7E to the third input will receive the value of the digits of S2 (from the outputs of the trigger 9 and 14, 00001000, to the first input The adder 7 of the computing unit 1.1.4 will receive a single value. The result of the summation in the form of a newly formed sum, 1101010 and transfers P3 0S00000001 will be written into trigger 9} 14 and 8.13, respectively, trigger 32 and 33 will write bits 0 and factors and b (and there will be a shift In the computational blocks of the second line, a partial product of P 05000001009 will be formed which goes to the second inputs of the adders of $ 7 to the third inputs to the first inputs to the first inputs of the one-by-one hyphenations P, 2 1911101110 s the outputs of the first and second transfers of computing blocks of the first row. The result of summation in the form S | 1511100000 and Р 0500001110; will be written into triggers and 8.13. Triggers 32 and 33 will contain bits L | -0 and.

В вычислительных блоках третьей строки сформируетс частичное произведение ,11110111, которое лросум- мируетс с единичным значением, по- ступающим на вход первого переноса вычислительного блока 1.3.4, Результат в виде суммы ,11101 10 и переносов 0,00000001 запишетс в триггеры 9,14 и 8,13. В вычислительный блок 1.3.1 ю запишутс значени разр дов и . В вычислительный блок 1.4.1 четвертой строки поступ т разр ды ЪIn the computational blocks of the third line, a partial product, 11110111, is formed, which is distributed with a single value, which is input to the first transfer of the computational unit 1.3.4, the Result as a sum, 11101 10, and transfers 0.00000001 are written in triggers 9.14 and 8.13. In the computing unit 1.3.1, the values of bits and will be written. In the computing unit 1.4.1 of the fourth line enters bits b

и а1 сомножителей b и а. На шестомand a1 factors b and a. On the sixth

4 такте работы в вычислительных блоках 4 cycle work in computing blocks

первой строки сформируетс частичное произведение П 1, 11 001111, которое просуммируетс с пор зр дной суммой S3, и единичным значением, поступающим по входу первого переноса вычис- 2 лительного блока 1.1. в виде поразр дной суммы S,0,00100100 и поразр дных переносов Р,1,11001011 запишутс в триггеры 9,14 и 8,13. В этом же такте на первые управл ющие входы 2 вычислительных блоков поступает управл ющий сигнал с первого выхода блока управлени , за счет чего происходит установка в О триггеров 19 и 20 л может происходить прием знаков новой нары сомножителей, В вычислительных блоках второй строки сформируетс частичное произведение ,00110000, которое суммируетс с предыдущей по-/ разр дной суммой ,11110000 и пе- 3 реносами, поступающими с вычислительных блоков первой строки Р3 t 1,00000010. Результат в виде вновь образованной суммы ,11010010 и переносов ,00100000 запишетс в 4 триггеры 9,14 и 8,13. В вычислительный блок 1.2.1 запишутс значени разр дов Ь и аз, в остальных вычислительных блоках произойдет сдвиг дан- ых в соседние блоки. В вычислитель- 4 ных блоках третьей строки сформируетс частичное произведение П| 1s11101111s которое просуммируетс с предыдущей частичной суммой В Ш 10110 и переносами, поступающи-5 « к входам первого и второго перено- вычислительных блоков с нижней второй строки ,00011101.the first line will form a partial product P 1, 11 001111, which is summed up with the random sum S3, and a single value received at the input of the first transfer of the computing unit 1.1. as bitwise sum S, 0.00100100 and bitwise transfers P, 1,11001011 will be written into triggers 9.14 and 8.13. In the same cycle, the first control inputs 2 of the computational units receive a control signal from the first output of the control unit, as a result of which 19 and 20 L triggers are set to O, the signs of the new factor multiplier can be received. A partial product is formed in the computational blocks of the second line , 00110000, which is summed up with the previous up / down amount, 11110000 and transfers from the computation blocks of the first row P3 t 1.00000010. The result in the form of the newly formed amount, 11010010 and transfers, 00100000 will be written in 4 triggers 9,14 and 8,13. In computational block 1.2.1, the values of bits b and a will be written, in the remaining computational blocks the data will be shifted to adjacent blocks. In the computing units of the third line, a partial product P | 1s11101111s which is summed up with the previous partial sum B W 10110 and carry, arriving-5 "to the inputs of the first and second transfer units from the bottom second line, 00011101.

Результат в виде вновь образованной поразр дной суммы ,00000100 5 и переносов .11111111 запишетс в триггеры 9,14 и 8,13. В вычислительный блок 3.1 запишутс разр ды и , в, остальных произойдет сдвигThe result in the form of a newly formed bitwise sum, 00000100 5 and transfers .11111111 will be written into triggers 9.14 and 8.13. In computing unit 3.1, the bits will be written and, in, the rest will shift

ранее записанных разр дов. В вычислительных блоках четвертой строки сформируетс частичное произведение П 1,11110111, которое суммируетс с переносами, поступающими с нижней третьей строки вычислительных блоков ,0000001 1 . Результат суммировани в виде поразр дной суммы 5 1,11110100 и переносов , 0000011 1 запишетс в триггеры 9,14 и 8,13. В вычислительный блок 1.4.1 запишутс разр ды Ъ3 и а2, . В следующем седьмом такте во второй строке вычислительных блоков сформируетс последнее частичное произведение П 0,00000101s которое просуммируетс с суммой S| и переносами Р, поступающими , из первой строки матрицы. Результат в виде суммы ,010000001 и переносов Р 1510010110 записываетс в триггеры 9514 и 8,13. На первые управл ющие входч блоков поступит управл ющий сигнал Y2, за счет которого произойдет обнуление триггеров 19 и 20 в вычислительных элементах второй строки и они подготовлены дл приема новой пары сомножителей. В вычислительных блоках третьей строки сформируетс частичное „произведение ,11111111, которое просуммируетс с S2 и Р| и результат в виде S3 1,101111010 и переносов ,01000101 запишетс в триггерах 9,14 и 8,13. В вычислительный блок 3.1 поступают значени b и аЗ. В вычислительных блоках четвертой строки сформируетс частичное произведение , 111 ОИ 11, которое просуммируетс с S4 и Рч.previously recorded bits In the computation blocks of the fourth line, a partial product of P 1.11110111 is formed, which is summed up with the carries coming from the bottom third line of the computation blocks, 0000001 1. The result of summation as a bitwise sum of 5,11110100 and transfers, 0000011 1 will be written into triggers 9.14 and 8.13. In computing unit 1.4.1, bits 3 and a2, are written. In the next seventh cycle, in the second row of the computation blocks, the last partial product P 0.00000101s is formed, which is summed with the sum S | and hyphenations P coming from the first row of the matrix. The result as a sum, 010000001, and transfers P 1510010110 is recorded in triggers 9514 and 8.13. The first control inputs of the blocks will receive a control signal Y2, due to which triggers 19 and 20 in the computational elements of the second row will be zeroed and they are prepared to receive a new pair of factors. In the computation blocks of the third row, a partial product is generated, 11111111, which is summed with S2 and P | and the result is as S3 1,101111010 and transfers, 01000101 is recorded in triggers 9,14 and 8,13. The computational unit 3.1 receives the values of b and a3. In the fourth row computational blocks, a partial product, 111 OI 11, is formed, which is summed with S4 and RF.

1 one

Вновь полученные сумма П4 1,111110100 и переносы Р4-1,1111111I1 запишутс в триггерах 9,14 и 8,13. В вычислительный блок 4.1 запишутс разр ды Ъц. 1 и а 1 . В (п+1)-ю строку с выходов первого и второго переноса вычислительных блоков п строки поступ т значени поразр дных переносов Р| и запишутс в триггеры 52 и 57. В восьмом такте на входы управлени передачей суммы вычислительных блоков первой строки поступит управл ющий сигнал Y с третьего выхода блока управени . Под воздействием этого сигнала выходы триггеров 9 и 14 вычислительных блоков первой строки, в которых ранитс поразр дна сумма S,., будут одключены к выходам суммы вычислиельных блоков. За счет этого проиойдет передача S в вычнслитечь27The newly received sum of P4 1,111110100 and transfers P4-1,1111111I1 will be recorded in triggers 9,14 and 8,13. In the computational unit 4.1, the bits will be written. 1 and a 1. The (n + 1) st line from the outputs of the first and second transfer of computing blocks and the n line will receive the value of bitwise transfers P | and recorded in the triggers 52 and 57. In the eighth cycle, the control inputs for transmitting the sum of computing blocks of the first row will receive a control signal Y from the third output of the control block. Under the influence of this signal, the outputs of the flip-flops 9 and 14 of the computational blocks of the first row, in which the sum of S, .. are ranked, will be connected to the outputs of the sum of the computational blocks. Due to this, the transfer of S will occur in computation 27

ные блоки второй строки, в которых просуммируютс со значени ми 5 и результат в виде ,1100101 и ,00000000 запишетс в триггеры The second block of the second line, which are summed with the values of 5 and the result in the form, 1100101 and, 00000000 will be written into triggers

14 и 8,13. В третьей строке сформируетс частичное произведение П 1,10110100, которое просуммируетс с S и П 2. и результат в виде 5 1,00100011 и ,10111100 записываетс в триггеры 9,14 и 8,13. На первые управл ющие входы вычислительных блоков поступит управл ющий сигнал Y, за счет которого произойдет обнуление триггеров 19 и 20 в вычисли- тельных блоках третьей строки и они подготовлены дл приема новой пары сомножителей. В вычислительных блоках четвертой строки сформируетс частичное произведение ,11010001, кото- 14 and 8.13. In the third line, a partial product of P 1,10110100 is formed, which is summed with S and P 2. and the result in the form of 5 1.00100011 and 10111100 is recorded in triggers 9.14 and 8.13. The first control inputs of the computational units will receive a control signal Y, due to which the triggers 19 and 20 will be reset in the computational units of the third row and they are prepared to accept a new pair of factors. In the fourth row computational blocks, a partial product, 11010001, is formed, which

рое просуммируетс с S и П| и реч2 ьswarm summed with S and P | and speech

зультат в виде суммы ,10111110 и переносов ,11000001 запишетс в соответствующие триггеры. В вычислительный блок 4.1 запишутс разр ды Ь,0 и и произойдет сдвиг ранее записанных разр дов. С выходов первого и второго переноса вычислительных блоков четвертой строки значение IHthe result in the form of the sum, 10111110 and transfers, 11000001 will be written in the corresponding triggers. In computational block 4.1, bits L, 0 will be written and a shift of the previously recorded bits will occur. From the outputs of the first and second transfer of computing blocks of the fourth line, the value of IH

поступит на входы первого и второго переносов вычислительных блоков (п+1)-й строки, в которых произойдет суммирование с ранее записанным кодом и результат в виде 5| 1,11111000 и ,00000110 запишетс в соответ- ствующие триггеры. При суммировании вычислительных блоках п той строки внешние данные принимаютс по входу первого и второго переноса вычислительных блоков, а внутренние переносы передаютс дл младших разр дов с выхода первого переноса на первый информационный вход, а дл старших разр дов с выхода второго переноса н второй информационный вход. В дев том такте значени П и 5 поступ т в вычислительные блоки третьей строки , причем дл передачи 5 на входы управлени передачей суммы вычислительных блоков второй строки подаетarrive at the inputs of the first and second transfers of computational blocks (n + 1) -th line, in which the summation with the previously recorded code and the result in the form 5 | 1,11111000 and, 00000110 will be recorded in the corresponding triggers. When the computing blocks of the fifth row are summed, the external data is received at the input of the first and second transfer of the computing blocks, and the internal carries are transmitted for the lower bits from the output of the first transfer to the first information input, and for the higher bits from the output of the second transfer to the second information input. In the ninth cycle, the values of P and 5 enter the computation blocks of the third row, and for transmitting 5 to the control inputs the transfer of the sum of computation blocks of the second row supplies

с сигнал Y4 ка управлени иwith signal Y4 ka control and

с четвертого выхода блогfrom the fourth blog release

S Ј просуммируютс S Ј summed

В третьей строке П со значением иThe third line P with the value and

результат в виде S| 1,01000110 и ,0010001 запишетс в соответствующие триггеры. В вычислительных блоках четвертой строки сформируетс result in the form of S | 1,01000110 and, 0010001 is written to the corresponding triggers. In the computing blocks of the fourth line,

частичное произведение которое просуммируетс partial product that is summed

26282628

1,01111001 и результат в виде ,001111000 и 4 1,1 111 11 111 запишетс в соответствующие триггеры. На первые управл ющие входы вычислительных блоков поступит управл ющий сигнал Y, за счет чего произойдет обнуление триггеров 19 и 20. На входы вычислительных блоков п той строки поступит значение Р и просуммируетс со значением S2f и Р|.. Результат в виде ,01110110 и . 1,1000010000 запишетс в соответствующие триггеры. В дес том такте на вход управлени передачей суммы вычислительных блоков третьей строки1,01111001 and the result, 001111000 and 4 1.1 111 11 111 will be written to the corresponding triggers. The first control inputs of the computing blocks will receive a control signal Y, due to which triggers 19 and 20 will be reset. The inputs of the computing blocks of the fifth row will receive the value of P and summed with the value of S2f and P | .. The result is in the form, 01110110 and. 1,1000010000 is written to the corresponding triggers. In the tenth cycle to the input of the transfer control, the sum of computational blocks of the third row

поступит управл ющий сигнал Y, за счет чего осуществитс передача значени Sj в вычислительные блоки четвертой строки. В вычислительных блоках четвертой строки произойдетthe control signal Y will be received, thereby transferring the value of Sj to the computing blocks of the fourth row. In the computing blocks of the fourth line will occur

со значени миwith meanings

ч ь зh s

суммирование Ј- summation Ј-

и И}, переданными по входам суммы, первого и второго переносов из третьей строки. Результат в виде 5 4 1,00111100 и ,01000010 запишетс and I}, passed on the inputs of the sum, the first and second carry from the third line. The result in the form of 5 4 1.00111100 and, 01000010 will be recorded

в триггерыin triggers

Ч 9, 14 иH 9, 14 and

8,13. Значение8.13. Value

30thirty

, 5 40 , 5 40

4545

5050

5555

1,one,

Р4 будет передано в п тую строку вычислительных блоков, где оно просуммируетс с S3 и . Результат суммировани в виде ,10011000 и Р 0,101110110 запишетс в соответствую- ВP4 will be transmitted to the fifth row of the computing blocks, where it is summed with S3 and. The result of the summation, 10011000 and Р 0.101110110 is written in the corresponding

щие триггеры. В следующем такте в п тую строку осуществл етс передача Л и PJtriggers. In the next cycle, the fifth line transfers the L and PJ

SJJ и Р° дл суммировани с результаSJJ and P ° for summation with the result

тами предыдущих действий. В св зи с тем, что в п той строке результат записан двухр дным кодом в виде Sg-u и Р&, а на вход вычислительных блоков п той строки поступают значени 5 и Р| то одновременно осуществить суммирование всех данных невозможно, так как сумматоры имеют три входа. Поэтому в этом такте осуществл етс передача S в шестую строку вычислительных блоков. С этой целью на входы разрешени записи вычислительных блоков шестой строки, подаетс управл ющий сигнал Yg с шестого выхода блока управлени , а на входы управлени передачей суммы вычислительных блоков п той строки подаетс управл ющий сигнал Y7 с седьмого выхода блока управлени . При этом, значение S с выходов второго переноса вычислительных блоков п той строки поступит на первые информационные входы вычислительных блоков шестой строки и запишетс в триггер 68. В вычислительных блокахTami previous action. Due to the fact that in the fifth line, the result is recorded by a two-row code in the form of Sg-u and P & and the values 5 and P | it is impossible to simultaneously summarize all the data, since adders have three inputs. Therefore, in this cycle, S is transmitted to the sixth row of computing blocks. For this purpose, the recording inputs of the computing blocks of the sixth row are supplied to the resolution inputs of the sixth output of the control unit, and the control inputs of the sum of the computing blocks of the fifth row are fed to the control signals Y7 of the seventh output of the control units. In this case, the value S from the outputs of the second transfer of computing blocks of the fifth line will go to the first information inputs of the computing blocks of the sixth line and write to the trigger 68. In the computing blocks

п той строки произойдет суммирование Р со значени ми S4 и Р4 и результат . в виде 85 101010100 и ,10101100 запишетс в триггеры 52,57 и 51,56. В .следующем такте значение s| и Р| дл получени окончательного результата передаетс в вычислительные блоки шестой строки, причем осуществл етс передача только лишь четырех старших значащих разр дов и разр да знака. С этой целью на входах управлени передачей суммы вычислительных блоков п той строки сохран етс действие сиг- |Нала Y , а на вторые управл ющие в-хо- | ды вычислительных блоков п той и шестой строки поступает сигнал Yg с выхода блока управлени . По этому сигналу в п той строке происходит обну- ление содержимого триггеров 51,56 и 52,57 за счет подачи сигнала на инверсный вход элемента И 60 и они подготовлены дл приема данных новой последовательности пар чисел, а в вычислительных блоках шестой строки разры- 2 ваютс внутренние цепи передачи значений переноса и суммы между вычислительными блоками за счет подачи сигнала на инверсный вход-элемента 2И-ИЛИThe fifth line will summarize P with the values of S4 and P4 and the result. in the form 85 101010100 and, 10101100 is written in the triggers 52.57 and 51.56. In the next cycle, the value of s | and P | to obtain the final result, it is transmitted to the computing units of the sixth line, and only the four most significant bits and the character bit are transmitted. For this purpose, at the control inputs of the transfer of the sum of computational blocks of the fifth line, the action of the | Nal Y signal is retained, and the second control in the - | For the fifth and sixth lines of computational units, the signal Yg is output from the control unit. By this signal, in the fifth line, the contents of the triggers 51.56 and 52.57 are cleared by sending a signal to the inverse input of the And 60 element and they are prepared to receive data from a new sequence of pairs of numbers, and in the computing blocks of the sixth line of the gap. internal circuits transferring transfer values and sums between computational blocks are generated by applying a signal to the inverse input element 2I-OR

61и инверсный вход элемента И 66, Та-3 ким способом исключаетс возможное по вление сигналов на входах сумматоров61 and the inverse input element And 66, Ta-3 kim way eliminates the possible appearance of signals at the inputs of the adders

62при поступлении значений sj и Р|62 with the arrival of the values of sj and P |

в вычислительные блоки шестой строки.into computing blocks of the sixth line.

Таклм образом, на первые входы сумматоров 62 вычислительных блоков шестой строки поступит значение pf 1,0101, на вторые входы ,0101, на третьи входы значение S 01001 с ВЕ ХОДОВ триггеров 68. Результат сум- г-мровани в виде ,0100 и ,010 запишетс в триггеры 64 и 63 соответственно при поступлении синхросигнала Јг. В каждом последующем такте производитс суммирование очередного зна- чени суммы и переносов с выдачей на четвертый выход предлагаемого устрой- ства очередного значени разр да окон -зтельного результата, начина с ютадшего и заканчива знаковым. При сложении происходит сдвиг разр дов суммы из одного блока в другой с использованием выхода суммы и входа суммы вычислительных блоков. Значени разр дов переноса остаютс в тех же вычислительных блоках и суммирование происходит за счет передачи их с выхода второго переноса вычислительных блоков на вход второго переносаThus, pf 1,0101 will go to the first inputs of the adders 62 of the computing units of the sixth row, the second inputs, 0101, and the third inputs will have the value S 01001 from BE SHOWS of the triggers 68. The result of the r-mrovan as, 0100 and, 010 will be written into triggers 64 and 63, respectively, upon receipt of the sync signal Ј g. In each subsequent cycle, the sum of the next value of the sum and the transfers is performed with the output of the next device of the next bit of the window size, the real result, starting with the yadshedshe and ending with the sign one. The addition shifts the amount of the amount from one block to another using the output of the sum and the input of the sum of the computing blocks. The values of the transfer bits remain in the same computational blocks and the summation occurs by transferring them from the output of the second transfer of computation blocks to the input of the second transfer

. |5 п 25 30 35. | 5 п 25 30 35

Q 50Q 50

5five

этого же блока. По истечении п ти тактов работы шестой строки матрицы 1 вычислительных блоков будет сформированы последовательно разр д за разр дом следующие значени окончательного результата: ,1100. За счет ошибки округлени полученный результат отличаетс от истинного на единицу младшего разр да.same block. After the expiration of five cycles of operation of the sixth row of the matrix 1 of computing blocks, the following values of the final result will be formed in succession after discharge: 1100. Due to the rounding error, the result obtained is different from the true one by the least significant bit.

Claims

Формула изобретени Invention Formula

1 Устройство дл вычислени сумм произведений, содержащее блок управлени , матрицу вычислительных блоков, первый вход (i,j)-ro вычислительного блока соединен с соответствующим выходом (i-1, j)-ro элемента, вычислительного блока, где i,j 1-n+2, n - разр дность операндов, о т л и ч а ю- щ е е с тем, что, с целью повышени быстродействи и уменьшени аппаратных затрат, матрица вычислительных блоков содержит п+2 строки вычислительных блоков, первые п+1 строки матрицы содержат п+2 вычислительных блоков, п+2 строка содержит п+1 вычислительных блоков, входы данных вычислительных блоков первого столбца первых n строк соединены с информационными входами устройства, вход данных (i,j)-ro вычислительного блока соединен с выходом данных (i,) вычислительного блока, где ,j 2...п, вход второго переноса (i,j) вычислительного блока соединен с выходом второго переноса (i-1, j-1) вычислительного блока, где ...(п+1), ...(n+2), вход второго переноса (i,j) вычислительного блока (п+2) строки соединен с выходом второго переноса (n+2.j) вычислительного блока , вход первого переноса (i,j) вычислительного блока соединен с выходом первого переноса (i-l, j+1) вычислительного блока ...(n+1), .,.(п-1)1, вход первого переноса (i,n) вычислительного блока соединен с вторым управл ющим выходом (1,1), вычислительного блока (...п), вход первого переноса (n+2,j) вычислительного блока соединен с выходом второго переноса (п+1, j-О вычисчительного блока (...n+2), первый управл ющий вход (i,j) вычислительного блока соединен с первым управл ющим выходом (1,1) вычислительного блока (...п, ...n), первый управл ющий вход1 A device for calculating the sum of works containing a control unit, a matrix of computing units, the first input (i, j) -ro of the computing unit is connected to the corresponding output (i-1, j) -ro of the element, the computing unit, where i, j 1- n + 2, n is the width of the operands, which is so that, in order to improve speed and reduce hardware costs, the matrix of computing blocks contains n + 2 rows of computing blocks, the first n + 1 matrix rows contain n + 2 computational blocks, n + 2 line contains n + 1 computational blocks, the inputs are given first computed data blocks of the first n rows are connected to the information inputs of the device, the data input (i, j) -ro of the computing block is connected to the data output (i,) of the computing block, where, j 2 ... n, the second carry input (i , j) the computing unit is connected to the output of the second transfer (i-1, j-1) of the computing unit, where ... (n + 1), ... (n + 2), the input of the second transfer (i, j) of the computing the block (n + 2) of the line is connected to the output of the second transfer (n + 2.j) of the computing unit, the input of the first transfer (i, j) of the computing unit is connected to the output of the first ne The transfer (il, j + 1) of the computing unit ... (n + 1),.,. (p-1) 1, the input of the first transfer (i, n) of the computing unit is connected to the second control output (1,1) , the computing unit (... p), the input of the first transfer (n + 2, j) of the computing unit is connected to the output of the second transfer (n + 1, j-O of the computing unit (... n + 2), the first control input (i, j) the computing unit is connected to the first control output (1,1) of the computing unit (... n, ... n), the first control input

10ten

(n+1,j) вычислительного блока соединен с выходом первого переноса (п+1, j + 1) вычислительного блока (... -1), второй информационный вход (n+1,j) вычислительного блока соединен с выходом второго переноса (п+1, j-1) вычислительного блока, второй управл ющий вход (n+1,j; n+2,j) вычислительного блока соединен с п+4 выходом блока управлени (...n+2), вход разрешени записи (n+2,j) вычисительного блока соединен с п+2 выхоом блока управлени (...п+2). пер- ый управл ющий вход (i9j) вычисли- тельного блока соединен с i-м выходом блока управлени (, ) и входом разрешени записи (1-1,1) вычислительного блока, вход управлени передачей суммы (i,j) вычислительного блока соединен с (1+2)-м выходом блока управлени (i 1. ..n+1, ...n+2), вход синхронизации (i,j) вычислительного блока соединен с п+5 выходом синхронизации блока управлени ( ...n+2, ...n+2), вход формировани дополнительного кода (i,j) вычислительного блока соединен с вторым управл ющим выходом (i,j) вычислительного блока (, j 1-n+2), выход суммы (п+2,2) вычислительного блока соединен с выходом матрицы вычислительных блоков.(n + 1, j) of the computing unit is connected to the output of the first transfer (n + 1, j + 1) of the computing unit (... -1), the second information input (n + 1, j) of the computing unit is connected to the output of the second transfer (n + 1, j-1) computing unit, the second control input (n + 1, j; n + 2, j) of the computing unit is connected to n + 4 output of the control unit (... n + 2), enable input records (n + 2, j) of the computing unit are connected to the n + 2 output of the control unit (... n + 2). the first control input (i9j) of the computing unit is connected to the i-th output of the control unit (,) and the write enable input (1-1.1) of the computing unit, the input of the transfer control of the sum (i, j) of the computing unit With the (1 + 2) -th output of the control unit (i 1. ..n + 1, ... n + 2), the synchronization input (i, j) of the computing unit is connected to n + 5 the synchronization output of the control unit (.. .n + 2, ... n + 2), the input of the formation of the additional code (i, j) of the computing unit is connected to the second control output (i, j) of the computing unit (, j 1-n + 2), the output of the sum ( n + 2,2) computationally unit is connected to the output matrix of computing units.

2. Устройство по п. 1, отличающеес тем, что каждый (i,j) вычислительный блок, где ,.. n, .,.n содержит четыре элемента 2И-ИЛИ, сумматор, шесть триггеров, четыре элемента И, элемент ИЛИ, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый вход - с входом первого переноса вычислительного блока, выход первого2. The device according to claim 1, characterized in that each (i, j) computing unit, where, .. n,.,. N contains four elements 2И-OR, an adder, six triggers, four elements AND, an element OR, the first input of the first element 2И-OR is connected to the input of the second transfer of the computing unit, the fourth input to the input of the first transfer of the computing unit, the output of the first

2020

2525

30thirty

3535

4040

5050

элемента 2И-ИЛИ соединен с первым вхо-дд блока, выход первого элемента 2И-ИЛИ дом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И соединены с вторым и третьим входами второго элемента 2И-ИЛИ, первый и четвертый входы второго элемента 2И-ИЛИ соединены с входом формировани дополнительного кода блока, выход второго элемента 2И-ИЛИ соединен с вторым входом эле55element 2И-OR is connected to the first inlet of the block, the output of the first element 2И-OR is the adder's house, the first input of the OR element is connected to the input of the sum of the computing unit, the output of the OR element is connected to the second input of the adder, the first input of the third element AND is connected to the first information the input of the computing unit, the outputs of the third element And are connected to the second and third inputs of the second element 2И-OR, the first and fourth inputs of the second element 2И-OR are connected to the input of the formation of the additional block code, the output of the second element 2И-OR connected to the second entrance ele55

соединен с первым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И сое динены с вторым и третьим входами второго элемента 2И-ШШ, первый и четвертый входы второго элемента 2И-ИЛИ соединены с входом формировани дополнительного кода вычислительного блока, выход второго элементаconnected to the first input of the adder, the first input of the OR element is connected to the input of the sum of the computing unit, the output of the OR element is connected to the second input of the adder, the first input of the third element is AND connected to the first information input of the computing unit, the outputs of the third element And connected to the second and third inputs the second element 2I-ШШ, the first and fourth inputs of the second element 2И-OR are connected to the input of the formation of the additional code of the computing unit, the output of the second element

00

5five

00

5five

00

мента ИЛИ, первый вход четвертого элемента И соединен с входом данных вычислительного блока, второй вход соединен с первым управл ющим входом вычислительного блока, выход соединен с информационными входами п того и шестого триггеров, выходы которых соединены соответственно с первым и четвертым входами четвертого элемента 2И-ИЛИ, выход которого соединен с выходом данных вычислительного блока и вторым входом третьего элемента И, первый выход сумматора соединен с информационными входами первого и третьего триггеров, второй выход соединен с информационными входами второго и четвертого триггеров, выходы которых соединены с первым и четвертым входами третьего элемента 2И-ИЛИ соответственно, выход третьего элемента 2И-ИЛИ соединен с первыми входами первого и второго элемента И, вторые входы которых соединены с входом управлени передачей суммы вычислительного блока, выход первого элемента И соединен с третьим входом сумматора, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров, третьего и четвертого элементов 2И-ИЛИ соединены с входом синхронизации вычислительного блока.OR, the first input of the fourth element I is connected to the data input of the computing unit, the second input is connected to the first control input of the computing unit, the output is connected to the information inputs of the fifth and sixth triggers, the outputs of which are connected respectively to the first and fourth inputs of the fourth element 2I- OR, the output of which is connected to the data output of the computing unit and the second input of the third element AND, the first output of the adder is connected to the information inputs of the first and third triggers, the second output of the connection En with the information inputs of the second and fourth triggers, the outputs of which are connected to the first and fourth inputs of the third element 2И-OR respectively, the output of the third element 2И-OR is connected to the first inputs of the first and second element AND, the second inputs of which are connected to the input of transfer control of the sum of the computational block, the output of the first element And is connected to the third input of the adder, the output of the second element And connected to the output of the sum of the computing unit, the synchronization inputs of all triggers, the third and fourth elements 2 AND-OR connected to the synchronization input of the computing unit.

3. Устройство по п. 1, о т л и- чающеес тем, что (i,j)-ft вычислительный блок содержит четыре элемента 2И-ИЛИ, сумматор, полусумматор , восемь триггеров, шесть элементов И, элемент ИЛИ, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ соединен с входом первого переноса вычислительного3. The device according to claim 1, which is based on the fact that (i, j) -ft computing unit contains four elements 2И-OR, adder, half-adder, eight triggers, six elements AND, element OR, and the first input the first element 2I-OR is connected to the input of the second transfer of the computing unit; the fourth input of the first element 2И-OR is connected to the input of the first transfer of the computing

блока, выход первого элемента 2И-ИЛИ block output of the first element 2I-OR

соединен с первым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И соединены с вторым и третьим входами второго элемента 2И-ШШ, первый и четвертый входы второго элемента 2И-ИЛИ соединены с входом формировани дополнительного кода вычислительного блока, выход второго элементаconnected to the first input of the adder, the first input of the OR element is connected to the input of the sum of the computing unit, the output of the OR element is connected to the second input of the adder, the first input of the third element is And is connected to the first information input of the computing unit, the outputs of the third element And is connected to the second and third inputs of the second element 2I-ШШ, the first and fourth inputs of the second element 2И-OR are connected to the input of the formation of the additional code of the computing unit, the output of the second element

И-ИЛИ соединен с вторым входом элемента ИЛИ, первые входы четвертого и п того элементов И соединены с входом данных вычислительного блока, вторые входы этих элементов соединены с первым управл ющим входом вычислительного блока, выход четвертого элемента И соединен с информационными входами третьего и четвертого триг- геров, второй выход четвертого триггера соединен с четвертым входом четвертого элемента 2И-ИЛИ, выход третьего триггера соединен с вторым входом третьего элемента 2И-ИЛИ и информа- ционным входом п того триггера, первый вход четвертого триггера соединен с третьим входом третьего элемента 2И-ИЛИ, выход которого соединен с выходом данных вычислительного блока и вторым входом третьего элемента И, выход п того триггера соединен с первым входом четвертого элемента 2И-ШШ выход которого соединен с первым информационным выходом вычислительного блока, первый и второй выходы сумматора соединены с информационными входами первого и второго триггеров соответственно, выход первого триггера соединен с выходом первого пе- еноса вычислительного блока, выход второго триггера соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с входом управлени передачей суммы вычис- лительного блока, выход первого элемента И соединен с третьим входом сумматора, выход второго элемента И соединен с выходом суммы вычислительного блока, выход п того элемента И соединен с информационным входом шестого триггера и вторым входом полусумматора , выход шестого триггера соединен с первым входом полусумматора , выход полусумматора соединен с информационным входом седьмого триггера j выход которого соединен с информационным входом восьмого триггера, выход восьмого триггера, соединен с вторым входом шестого элемента И, первые входы восьмого триггера и шестого элемента И соединены с входом разрешени записи вычислительного блока, выход шестого элемента И соединен с вторым управл ющим выходом 5 вычислительного блока, входы синхронизации первых четырех триггеров, шестого триггера, первого элемента 2И-ИЛИ, третьего элемента 2И-ИЛИ соединены с входом синхронизации вычислительного блока.AND-OR is connected to the second input of the OR element, the first inputs of the fourth and fifth elements And are connected to the data input of the computing unit, the second inputs of these elements are connected to the first control input of the computing unit, the output of the fourth element And is connected to the information inputs of the third and fourth trigs - ger, the second output of the fourth trigger is connected to the fourth input of the fourth element 2I-OR, the output of the third trigger is connected to the second input of the third element 2I-OR and the information input of the fifth trigger the input of the fourth trigger is connected to the third input of the third element 2I-OR, the output of which is connected to the data output of the computing unit and the second input of the third element AND, the output of the fifth trigger is connected to the first input of the fourth element 2I-SHS whose output is connected to the first information output of the computing unit , the first and second outputs of the adder are connected to the information inputs of the first and second flip-flops, respectively, the output of the first flip-flop is connected to the output of the first transfer of the computing unit, the output of the second the first trigger is connected to the first inputs of the first and second elements I, the second inputs of which are connected to the control input of transferring the sum of the computing unit, the output of the first element I is connected to the third input of the adder, the output of the second element I is connected to the output of the sum of the computing block, the output of the fifth element I is connected to the information input of the sixth trigger and the second input of the half adder, the output of the sixth trigger is connected to the first input of the half adder, the output of the half adder is connected to the information input of the seventh trigger j the output of which is connected to the information input of the eighth trigger, the output of the eighth trigger, is connected to the second input of the sixth element I, the first inputs of the eighth trigger and the sixth element I are connected to the recording enable input of the computational unit, the output of the sixth element I is connected to the second control output 5 of the computational block, the synchronization inputs of the first four triggers, the sixth trigger, the first element 2I-OR, the third element 2I-OR connected to the synchronization input of the computing unit.

4.Устройство по п. 1, отличающеес тем, что каждый из (i,n+1) и (i,n+2)-ro вычислительных: блоков содержит сумматор, два триггера , элемент ИЛИ, два элемента И, первый вход сумматора соединен с входом второго переноса вычислительного блока, первый и второй входы элемента ИЛИ соединены с входом суммы и входом формировани дополнительного кода вычислительного блока соответственно , выход элемента ИЛИ соединен с вторым входом сумматора, третий вход сумматора соединен с выходом пер вого элемента И, выходы сумматора соединены с информационными входами первого и второго триггеров, выход первого триггера соединен с выходом второго переноса вычислительного блока, выход второго триггера соединен с первыми входами элемента И, вторые входы элемента И соединены с входом управлени передачей суммы вычислительного блока, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации триггеров соединены с входом синхронизации вычислительного блока.4. The device according to claim 1, characterized in that each of (i, n + 1) and (i, n + 2) -ro computational: blocks contains an adder, two triggers, an OR element, two AND elements, and the first adder input connected to the input of the second transfer of the computing unit, the first and second inputs of the OR element are connected to the sum input and the input of forming the additional code of the computing block, respectively, the output of the OR element is connected to the second input of the adder, the third input of the adder is connected to the output of the first element And, the outputs of the adder are connected with information inputs the first and second triggers, the output of the first trigger is connected to the output of the second transfer of the computing unit, the output of the second trigger is connected to the first inputs of the And element, the second inputs of the And element are connected to the transfer control input of the sum of the computing unit, the output of the second element And is connected to the output of the sum of the computing unit, trigger trigger inputs are connected to the computing unit's sync input.

5.Устройство по п. 1, отличающеес тем, что каждый вычислительный блок (п+1)-й строки содержит три элемента 2И-ИЛИ, сумматор , четыре триггера, три элемента И, элемент ИЛИ, причем второй вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока , четвертый вход первого элемента 2И-ИЛИ соединен с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ соединен с первым входом сумматора, первый вход второго элемента 2И-ИЛИ соединен с вторым информационным входом вычислительного блока, четвертый вход этого элемента соединен с первым информационным входом вычислительного блока, выход второго элемента 2И-ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен5. The device according to claim 1, characterized in that each computing unit (n + 1) st line contains three elements 2I-OR, an adder, four triggers, three elements AND, an element OR, and the second input of the first element 2I-OR connected to the input of the second transfer of the computing unit, the fourth input of the first element 2I-OR is connected to the input of the first transfer of the computing unit, the output of the first element 2I-OR is connected to the first input of the adder, the first input of the second element 2I-OR is connected to the second information input of the computing unit, fourth inlet This element is connected to the first information input of the computing unit, the output of the second element 2I-OR is connected to the first input of the third element I, the second input of which is connected

с вторым упрвл ющим входом вычислительного блока, а выход соединен с вторым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, второй вход соединен с выходом первого элемента И, выход элемента ИЛИ соединен с третьимthe second control input of the computing unit and the output are connected to the second input of the adder, the first input of the OR element is connected to the input of the sum of the computing unit, the second input is connected to the output of the first And element, the output of the OR element is connected to the third

3535

входом сумматора, первый выход сумматора соединен с информационными входа ми первого и третьего триггеров, а второй выход - с информационными входами второго и четвертого триггеров, выход первого триггера соединен с выходом первого переноса вычислительного блока, выход третьего триггера соединен с выходом второго переноса вычислительного блока, выходы второго и четвертого триггеров соединены с входами третьего элемента 2И-ИЛИ, выход которого соединен с первыми входамиthe adder's input, the first output of the adder is connected to the information inputs of the first and third triggers, and the second output - to the information inputs of the second and fourth triggers, the output of the first trigger is connected to the output of the first transfer of the computing unit, the output of the third trigger, the outputs of the second and fourth triggers are connected to the inputs of the third element 2I-OR, the output of which is connected to the first inputs

156156

1one

первого и второго элементов И, вторые синхронизации триггеров соединены сthe first and second elements And, the second trigger synchronization is connected to

входы которых соединены с входами управлени передачей суммы вычислительного блока, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров и всех элементов 2И-ИЛИ соединены с входом синхронизации вычислительного блока.the inputs of which are connected to the control inputs of the transfer of the sum of the computing unit, the output of the second element AND are connected to the output of the sum of the computing block, the synchronization inputs of all the triggers and all the elements 2I-OR are connected to the synchronization input of the computing block.

6. Устройство по п. 1, отличающеес тем, что каждый вы- числительный блок (п+2)-й строки матрицы , содержит элемент 2И-ИПИ, сумматор , три триггера, два элемента И, элемент ИЛИ, второй вход элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока, третий вход элемента 2И-ИЛИ соединен с входом первого переноса вычислительного блока, выход элемента 2И-ИПИ соединен с первым входом сумматора, второй вход второго элемента И и информацией ный вход третьего триггера соединены с первым информационным входом вычислительного блока, выход второго элемента И соединен с вторым входом сумматора, вход синхронизации третьего триггера соединен с входом разрешени записи вычислительного блока, выход третьего триггера соединен с6. The device according to claim 1, characterized in that each computing unit (n + 2) -th row of the matrix contains an element 2I-IPI, an adder, three flip-flops, two elements AND, an element OR, the second input of element 2I- OR is connected to the input of the second transfer of the computing unit, the third input of the element 2I-OR is connected to the input of the first transfer of the computing unit, the output of the element 2I-IPI is connected to the first input of the adder, the second input of the second element I and the information input of the third trigger is connected to the first information input computing unit, output watts And is connected to the second input of the adder, the synchronization input of the third flip-flop is connected to the recording enable input of the computing unit, the output of the third flip-flop is connected to

5five

9826, Jf 9826, Jf

первым входом элемента ИЛИ, второй вход первого элемента И соединен с входом суммы вычислительного блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с третьим входом сумматора , первый и четвертый входы элемента И-ИЛИ, первые входы элементов И соединены с вторым управл ющим входом вычислительного блока, первый и второй выходы сумматора соединены с информационными входами первого и второго триггеров соответственно, входыthe first input of the OR element, the second input of the first element AND is connected to the input of the sum of the computing unit, the output of the first element AND is connected to the second input of the OR element, the output of which is connected to the third input of the adder, the first and fourth inputs of the AND-OR element, the first inputs of the AND elements are connected with the second control input of the computing unit, the first and second outputs of the adder are connected to the information inputs of the first and second triggers, respectively, inputs

00

„ „

5 five

00

5five

входом синхронизации вычислительного блока, выход первого триггера соединен с выходом второго переноса вычислительного блока, выход второго триггера соединен с выходом суммы вычислительного блока.the synchronization input of the computing unit, the output of the first trigger is connected to the output of the second transfer of the computing unit, the output of the second trigger is connected to the output of the sum of the computing unit.

7. Устройство по п. 1, отличающеес тем, что блок управлени содержит (n+З)-разр дный регистр сдвига, (п+4) элементов ИЛИ, генератор синхроимпульсов, вход бло- ка управлени соединен с входом генератора синхроимпульсов и установочным входом регистра сдвига, выход генератора синхроимпульсов соединен с входом синхронизации регистра сдвига и (п+5)-м выходом блока управлени , первый и второй входы каждого 1-го элемента ИЛИ соединены с выходом дополнительного триггера 1-го разр да и выходом основного триггера (i+1)-ro разр да, выходы (п+2)-го и (п+4)-го элементов ИЛИ соединены с первым и вторым входами (п+3)-го элемента ИЛИ, выход 1-го элемента ИЛИ соединен с i-м выходом блока управлени , выход n-го разр да сдвигового регистра соединен с информационным входом первого разр да регистра сдвига.7. The device according to claim 1, characterized in that the control unit contains (n + 3) -discharge shift register, (n + 4) OR elements, a clock generator, the input of the control box is connected to a clock generator input and a setup input the shift register, the output of the sync pulse generator is connected to the synchronization input of the shift register and the (n + 5) th output of the control unit, the first and second inputs of each 1st OR element are connected to the additional trigger output of the 1st bit and the main trigger output (i +1) -ro bit, outputs (n + 2) -th and (n + 4) -th e OR are connected to the first and second inputs of the (n + 3) -th element OR, the output of the 1st element OR is connected to the i-th output of the control unit, the output of the n-th digit of the shift register is connected to the information input of the first digit of the shift register .

Таблица 2table 2

1569826 f-71г 71569826 f-71g 7

ФаF

Усл. обозначениеCond. designation

Фиг.$Fig. $

39 ft39 ft

89 36 П89 36 P

чша/more /

/ IT //до I I/ IT // to I I

W / Усл. обозначениеW / Cond. designation

101 109101 109

ww

mm

ffg пгffg pg

5656

«W"W

Составитель Ю.Фирстов Редактор В-.Бугренкова Техред М.Дидык Корректор М.МаксимишинецCompiled by J. Firstov Editor In-. Bugrenkova Tehred M. Didyk Proofreader M. Maksimishinets

Заказ 1450Order 1450

Тираж 565Circulation 565

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5VNIIPI State Committee for Inventions and Discoveries at the State Committee on Science and Technology of the USSR 113035, Moscow, Zh-35, Raushsk nab. 4/5

ff«ff "

ns «ns "

- W- W

ff7ff7

ОТ/FROM/

5111251112

mm

ww

--

7w ws7w ws

5J5J

j-I mj-i m

TrEKTrEK

nit Sea. обозначениеnit sea. designation

тt

ПодписноеSubscription