SU1124284A1 - Matrix computing device - Google Patents

Abstract

МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу  чеек из N строк и N столбцов и дополнительный столбец из N  чеек, причем первый и второй входы п-й  чейки каждой строки матрицы (п 1,2, . .., N-1) подключены соответственно к первому и второму выходам (п+-1)-й  чейки этой же строки, третий вход каждой-  чейки матрицы, за исключением  чеек первой строки и N-ro столбца, подключен к третьему выходу  чейки предьщущей строки последующего столбца , четвертые входы  чеек первой строки матрицы подключены к входам операнда устройства, третьи выходы  чеек N-й строки матрицы  вл ютс  выходами младших разр дов результа та устройства, четвертый вход каждой  чейки «-Й строки матрицы (м 2,3,...,N), ), за исключением (м-1)-й  чейки этой же строки, подключен к четвертому выходу  чейки предыдущей строки того же столбца,третьи выходь  чеек дополнительного стобца  вл ютс  выходами старших разр дов результата, п тый вход т-й  чейки . Е-й строки матрицы (t U2,...N-3 т +3, Р +4,... N) подключен к п тому выходу (т-1)-й  чейки этой же строки, п тый выход -и  чейкиj-й с строки матрицы (j 3,4,...М; i 2,3,...j-1), подключен к п тому выходу A MATRIX COMPUTING DEVICE containing a matrix of cells of N rows and N columns and an additional column of N cells, the first and second inputs of the nth cell of each row of the matrix (n 1,2, ..., N-1) are connected respectively to the first and the second output (n + -1) cells of the same row, the third input of each cell of the matrix, with the exception of the cells of the first row and the Nth column, is connected to the third output of the cell of the previous row of the next column, the fourth inputs of the cells of the first row of the matrix connected to the operand inputs of the device, third output The cells of the Nth row of the matrix are outputs of the lower digits of the device result, the fourth input of each cell is the -th row of the matrix (m 2,3, ..., N),), with the exception of (m -1) -th the cells of the same row, connected to the fourth output of the cell of the previous row of the same column, the third output of the cells of the additional column are the outputs of the higher-order bits of the result, the fifth input of the -th cell. The e-th row of the matrix (t U2, ... N-3 t + 3, P + 4, ... N) is connected to the p output of the (t − 1) th cell of the same line, the fifth output - and cells jth from the row of the matrix (j 3,4, ... M; i 2,3, ... j-1), is connected to the right output

Description

выходы р-го управл ющего узла подключены соответственно к п тому входу р-й  чейки дополнительно столбца, п тому входу р-й  чейки р-й строки, второму и первому входам р-й  чейки -го столбца матрицы, первые входы управл ющих узлов  вл ютс  входом второго операнда устройства, четвертые входы  чеек дополнительного столбца, вторые и третьи входы управл ющих узлов  вл ютс  соответственно иходами умножени , делени  и извле ени  квадратного корн  устройства, третий вход первой  чейки дополнительного столбца третьи входы  чеек Ьервой строки и N-ro столбца матрицы  вл ютс  входом третьего операнда устройства , четвертый вход м-го управл ющего узла подключен к первому выходу (м-1)-и  чейки дополнительного столбца матрицы, первый выход частного и корн  устройства подключен к четвертому входу второго управл кицего узла, п тый вход и п тый выход м-го управл кндего узла подключены соответственно к четвертому выходу (м-1) чейки (м-1)-й строки матрицы и четвертому входу (м-1)-й  чейки м-й строки матрицы, п тый вход первой  чейки м-й строки матрицы поключен к п тому выходу м-й  чейки дополнительного столбца матрицы, п тый вход (к+2)-и  чейки к-й строки матрицы (к 1,2,...,N-2) подключен к четвертому выходу к-го управл ющего узла, второй вход 1/-Й  чейки дополнительноТо столбца матри1ц 1 подключен к сиг ,налу нулевого уровн , четвертый вход первого управл ющего узла подключен k сигналу единичного уровн , третий вход м-й  чейки дополнительного столца подключен к Третьему выходу первой  чейки п-й строки матрицы, кроме того, управл ющий узел содержит четыре элемента ИЛИ и четыре элемент И, причем первый вход управл ющего узла соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с первыми входами первого и второго элементов И, второго элемента ИЛИ и вторым входом управл ющего узла, третий вход которого соединен с первым входом третьего элемента И, третьим входом первого элемента ИЛИ, перзым входом третьего элемента ИЛИ и вторым входом второго элемента ИЛИ, выход которого соединен с первьм входом чет .вертого элемента И, второй вход которого соединен с вторыми входами первого, второго и третьего элементов И и четвертым входом управл ющего , узла, выходы которого и третьего элементов И соединены соответственно с вторым входом третьего элемета ИЛИ и первым входом четвертого элемента ИЛИ, второй вход которого соединен с п тым входом управл ющего узла, первый, второй, третий, четвертый и пйтьй выходы которого соединены соответственно с выходами четвертого элемента И, третьего элемента ИЛИ, первого элемента РШИ, первого элемента И и четвертого элемента ИЛИthe outputs of the p-th control node are connected respectively to the fifth input of the p-th cell in addition to an additional column, the right input of the p-th cell of the p-th row, the second and first inputs of the p-th cell of the th column of the matrix, the first inputs of the control nodes are the inputs of the second operand of the device, the fourth inputs of the cells of the additional column, the second and third inputs of the control nodes are respectively the multiplication, division and extraction of the square root of the device, the third input of the first cell of the additional column, the third inputs of the cells of the first row and The n-ro column of the matrix is the input of the third operand of the device, the fourth input of the mth control node is connected to the first output (m-1) and the additional column column of the matrix, the first output of the private and root device is connected to the fourth input of the second control node , the fifth input and the fifth output of the m-th control of the node are connected respectively to the fourth output (m-1) of the cell (m-1) -th row of the matrix and the fourth input (m-1) -th cell of the m-th row of the matrix , the fifth input of the first cell of the mth row of the matrix is connected to the fifth output of the mth cell of a dopol of the matrix column, the fifth input (to + 2) of the matrix of the th row of the matrix (to 1,2, ..., N-2) is connected to the fourth output of the k-th control node, the second input 1 / - The 4 cells of the first control node are connected to the k signal of a single level, the third input of the m-th cell of the extra capital is connected to the Third output of the first cell of the p-th matrix, and the control The node contains four OR elements and four AND elements, the first input of the controlling node being connected the first input of the first OR element, the second input of which is connected to the first inputs of the first and second AND elements, the second OR element and the second input of the control node, the third input of which is connected to the first input of the third AND element, the third input of the first OR element, the third input OR and the second input of the second element OR, the output of which is connected to the first input of the fourth element AND, the second input of which is connected to the second inputs of the first, second and third elements AND and the fourth input of the control, nodes a, the outputs of which of the third element AND are connected respectively to the second input of the third element OR and the first input of the fourth element OR, the second input of which is connected to the fifth input of the control unit, the first, second, third, fourth and pity outputs of which are connected respectively to the outputs the fourth element AND, the third element OR, the first element of RSHI, the first element AND and the fourth element OR

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х и быстродействующих ЭВМ дл  построени  однотактных многофункциональных матричных устройств.The invention relates to computing and can be used in specialized computers and high-speed computers for the construction of single-ended multi-function matrix devices.

Известно матричное устройство дл  выполнени  делени  двоичных чисел в пр мых кодах, содержащее матрицу  чеек, кажда  из которых включает одноразр дный сумматор и элемент ИСКЛЮЧАКЩЕЕ ИЛИ l 3Недостаток данного устройства состоит в ограниченности функциональныхA matrix device is known for performing the division of binary numbers in direct codes, containing a matrix of cells, each of which includes a single-digit adder and an EXCLUSIVE OR element. L 3 The disadvantage of this device is that the functionalities are limited.

возможностей, так как устройство позвол ет выполн ть только деление.capabilities, since the device only allows division.

Наиболее близким к изобретению по технической сущности  вл етс  матричное вычислительное устройство, содержащее матрицу  чеек из N строк и N столбцов, дополнительную строку из Н  чеек, группу элементов ИЛИ и три группы элементов И, первый вход п-й  чейки каждой строки (п 2.,3,...,N) подключен к первому выходу (Г-1)-й  чейки этой же строки, второй и третий входы м-й  чейки каждой строки (м 1,2,...,М-1) соответственно подключены к второму и третьему выходу (м+1)-й  чейки этой же строки, вход каждой  чейки каждой erg ки, за исключением  чеек первой строки столбца, подключен к четвертому выходу  чейки предыдущей строки последующего столбца, третий вход каждой  чейки N-rb столбца подключен к первому выходу этой же  чейки, вторые входы  чеек первой строки соответственно подключены к входам первого операнда устройства, четвертые входы  чеек N-й строки  вл ютс  выходами младших разр дов результата устройства, первый вход п-й  чейки дополнительной стро{ и под ключен к первому выходу (п-1)-й  чей ки этой же Строки, второй вход п-й  чейки дополнительной строки подключен к четвертому выходу (п-1)-й  чейкипервого столбца, третий вход м-й  чейки дополнительной строки подключен к третьему выходу (мн-1)-й  чейки этой же строки, четвертый вход м-й  чейки .дополнительной строки соединен с третьим выходом м-fi  чейки первого столбца, и с первым входом м-го элемента И первой группы , выход которого соединен с первым входом (м+1)-й  чейки первого столбца , третий и четвертый входы N-й  чейки дополнительной строки соединены соответственно с первым выходом этой же  чейки и третьим выходом N-й  чейки первого столбца, п тый вход м-й  чейки каждой строки подключен к п тому выходу (1)-й  чейки этой же строки, первые входы элементов И второй и третьей групп, элементов РШИ группы и вторыевходы элементов И первой группы подключены к первому управл ющему входу устройства, вторые входы элементов ИЛИ группы подключены соответственно к вторым входам элементов И третьей группы и к входам старших разр дов второго операнда устройства, вторые входы элементов И второй группы подключены со ответственно к входам младших разр дов второго операнда устройства, четвертые выходы  чеек дополнительно строки вл ютс  выходами старших раз р дов результата устройства, первый .и второй входы первой  чейки дополни тельной строки подключены к входам нулевого сигнала, первый вход первой  чейки первой строки и п тый вход N-й  чейки дополнительной строки под ключены соответственно к первому и 1 44 торому управл ющим входам устройста , четвертые входы  чеек первой троки и N -го столбца подключены сответственно к вькодам соответствуюих элементов И третьей и второй рупп, п тые входы  чеек N-го столба подключены к выходам соответстук цих элементов ИЛИ группы. Кажда  чейка известного устройства содержит дноразр дный сумматор, элемент СКЛЮЧАЩЕЕ ИЛИ и элемент И Zl, Недостатком данного устройства  вл етс  ограниченность функциональных возможностей, так как при данном наборе  чеек и св зей между ними выполн ютс  только две арифметические операции - деление и умножение двоичных чисел в пр мых кодах. Целью изобретени   вл етс  расширение функциональных возможностей за счет реализации операций извлечени  квадратного корн  и . Поставленна  цель достигаетс  теМ, что матричное вычислительное устройство , содержащее матрицу  чеек из N строк и N столбцов, дополнительный столбец из N  чеек, причем первый и второй входы п-й  чейки каждой строки матрицы (п 1,2,.,.,N-1) соответственно подключены к первому и второму выходам (п+1)-й  чейки этой же строки, третий вход каждой  чейки матрицы, за исключением чеек первой строки и М-го столбца, подключен к третьему выходу  чейки предыдущей строки последующего столбца, четвертые входы  чеек первой строки матрицы подключены к входам операнда устройства, третьи выходы  чеек М-й строки  вл ютс  выходами младших разр дов результата устройства, четвертый вход каждой  чейки м-й строки матрицы (м 2,3,,.,,N), за исключением (м-1)-й  чейки этой же строки, подключен к четвертому выходу  чейки предьщущей строки того же столбца, третьи выходы  чеек Д9полнительного столбца  вл ютс  выходами старших разр дов результата , п тый вход т-й  чейки 8-и строки матрицы (в 1,2, .. .,N-3 т +3, t+4,...,N) подключен к п тому выходу (т-1)-й  чейки этой же строки, п тый вход i -и  чейки -и строки мат рицы (3,4, ...,N, j 2,3,..., j-1), подключен к п тому выходу {|-1)-й  чейки этой же строки, п тый выход h-й  чейки п-й строки матрицы под ключей к п тому выходу ()-и  чейки этой же строки матрицы, причем кажда   чейка содержит одноразр дный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, п тый вход  чейки соеди |нен с п тым выходом  чейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ. ИЛИ, второй вход которого соединен с выходом элемента И, выход элемента ИСКЛЮЧАЩЕЕ ИЛИ соединен с первым -ВХОДОМ сумматора, второй вход, выход суммы, вход переноса и выход переноса которого соединены соответственно с третьим входом, третьим выходом , первым входом и первым выхо (SOM  чейки, первый вход элемента И соединен с вторым входом и вторым вы ходом  чейки, второй вход элемента И соединен с четвертым входом и четвер тым выходом  чейки, содержит столбец из N управл ющих .узлов, причем первый вход р-й  чейки дополнительно столбца матрицы подключен к первому выходу р-й  чейки первого столбца матрицы (р 1,2,...,М), второй вход п-й  чейки дополнительного столбца подключен к первому выходу (п+1 )-й  чейки этого же столбца и  вл етс  выходом частного и корн  устройства, первый, второй, третий и четвертый выходы р-го управл ющего узла подклю чены соответственно к п тому входу р-й  чейки дополнительного столбца, п тому входу р-й  чейки р-й строки, . второму и первому входам р-й  чейки N-ro столбца матрицы, первые входы управл кшщх узлов  вл ютс  входом второго операнда устройства, четвертые входы  чеек дополнительного стол ца, вторые и третьи входы управл ющи узлов  вл ютс  соответственно входами умножени , делени  и извлечени  квадрата корн  устройства, третий вход первой  чейки дополнительного столбца, третьи входы  чеек первой строки и N-ro столбца матрицы  вл ют с  входом третьего операнда устройст . Четвертый вход м-го управл клцего узл подключен к первому выходу (м-1)-ой  чейки дополнительного столбца матрицы , первый выход частного и корн  устройства подключен к четвертому входу второго управл ющего узла, п тьй вход и п тый выход м-го управл ющего узла подклю(чены соответственно к четвертому выходу (п-1)-и .  чейки (м-1)-й строки матрицы и четвертому входу (м-1)-и  чейки м-й строки матрицы, п тый вход первой  чейки м-й строки матрицы подключен к п тому выходу м-й  чейки дополнительного столбца матрицы, п тый вход (к+2)-й  чейки к-й строки матрицы ( ,2,N-2) подключен к четвертому выходу к-го управл ющего узла, третий вход м-й  чейки дополнительного столбца подключен к третьему выходу первой  чейки п-й строки матрицы , второй вход N-и  чейки дополнительного стодбца матрицы подключен к сигналу нулевого уровн , четвертый вход первого управл ющего узла подключен к сигналу единичного уровн . кроме того,управл нщий узел содержит четыре элемента ИЛИ, четыре элемента И, причем первый вход управл ющего узла соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с первыми входами первого и второго, элементов И, второго-элемента ИЛИ и вторым входом управл к цего узла, третий вход которого соединен с первым входом третьего элемента И, третим входом первого элемент-а ИЛИ, первым входом третьего элемента ИЛИ и вторым входом вторд о элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с вторыми вxoдa м первого, второго и третьего элементов И и четвертым входом управл ющего узла, выходы второго и третьего элементов И соединены соответственно с вторым входом третьего элемента ИЛИ и первым входом четвертого элемента ИЛИ, второй вход которого соединен с п тым входом управл ющего узла, , второй, третий, четвертый и выходы которого соединены соответствеино с выходами четвертого элемента И, третьего элемента ИЛИ, первого элемента ИЛИ, первого элемента И и четвертого элемента ИЛИ. На фиг. 1 приведена структурна  схема матричного вычислительного устройства (npHN-4)j на фиг. 2 - функциональна  схема  чейки} на фиг. 3 функциональна  схема управл кщего узла. Матричное вычислительное,устройство содержит  чейки 1 ( чейки дополнительного столбца отмечены позицией 1.1, а  чейки матрицы, предварительно разбитые на группы дп  вь толнени  операций извлечени  квадратного корн , отмечены позици ми 1.2, 1.3, иThe closest to the invention to the technical essence is a matrix computing device containing a matrix of cells of N rows and N columns, an additional row of H cells, a group of OR elements and three groups of AND elements, the first input of the nth cell of each line (n 2. , 3, ..., N) is connected to the first output (G-1) of the same cell, the second and third inputs of the m-th cell of each line (m 1,2, ..., M-1) respectively connected to the second and third output (m + 1) -th cell of the same line, the input of each cell of each erg ki, except for the cells of the first line of the article The slot is connected to the fourth output of the cell of the previous row of the next column, the third input of each cell of the N-rb column is connected to the first output of the same cell, the second inputs of the cells of the first row are respectively connected to the inputs of the first operand of the device, the fourth inputs of the cells of the Nth row are the outputs of the lower bits of the device result, the first input of the nth cell of the additional string {and is connected to the first output of the (n-1) th cell of the same Line, the second input of the nth cell of the additional line is connected to the fourth output (n 1) cell The first column, the third input of the mth cell of the additional line is connected to the third output (mn-1) of the same line, the fourth input of the mth cell. The additional line is connected to the third output of the m-fi cell of the first column, and the first the input of the second element of the first group, the output of which is connected to the first input (m + 1) -th cell of the first column, the third and fourth inputs of the N-th cell of the additional row are connected respectively with the first output of the same cell and the third output of the Nth cells of the first column, the fifth input of the mth cell of each row of the connection The first input of the elements of the second and third groups, elements of the RShI group and the second inputs of the elements AND of the first group are connected to the first control input of the device, the second inputs of the OR elements of the group are connected respectively to the second the inputs of the elements of the third group and to the inputs of the higher bits of the second operand of the device, the second inputs of the elements of the second group are connected respectively to the inputs of the lower bits of the second operand of the device, the fourth outputs of the cells additionally line ow The tc outputs of the highest order of the result of the device, the first .and the second inputs of the first cell of the additional row are connected to the inputs of the zero signal, the first input of the first cell of the first row and the fifth input of the N-th cell of the additional row are connected respectively to the first and 1 44th the control inputs of the device, the fourth inputs of the cells of the first track and the Nth column are connected respectively to the codes of the corresponding elements of the third and the second group, the fifth inputs of the cells of the Nth column are connected to the outputs of the corresponding elements of the OR group. Each cell of a known device contains a bottom adder, a CLUTCH OR element and an AND element. Zl. The disadvantage of this device is its limited functionality, since with this set of cells and the connections between them only two arithmetic operations are performed - the division and multiplication of binary numbers in direct codes. The aim of the invention is to enhance the functionality by implementing square root and. The goal is achieved by the fact that a matrix computing device containing a matrix of cells of N rows and N columns, an additional column of N cells, with the first and second inputs of the nth cell of each row of the matrix (n 1,2,.,., N 1) respectively connected to the first and second outputs (n + 1) -th cell of the same row, the third input of each cell of the matrix, except for the cells of the first row and the M-th column, is connected to the third output of the cell of the previous row of the subsequent column, fourth entrances the cells of the first row of the matrix are connected to the inputs of the op rand device, the third outputs of the cells of the M-th row are outputs of the lower bits of the result of the device, the fourth input of each cell of the m-th row of the matrix (m 2,3 ,,. ,, N), except for (m-1) -th the cells of the same row are connected to the fourth output of the previous row of the same column, the third outputs of the Additional column are the outputs of the highest bits of the result, the fifth input of the 8th cell of the 8th row of the matrix (1,2, .... , N-3 t +3, t + 4, ..., N) is connected to the nth output (t-1) -th cell of the same line, the fifth input of the i -th cell and the row of the matrix (3, 4, ..., N, j 2,3, ..., j- 1) is connected to the fifth output of the {| -1) -th cell of the same line, the fifth output of the h-th cell of the nth row of the matrix under the keys to the fifth output () of the same row of the matrix, and each the cell contains a one-digit adder, an EXCLUSIVE OR element and an AND element, the fifth input of the cell is connected to the fifth output of the cell and the first input of the EXCLUSIVE element. OR, the second input of which is connected to the output of the AND element, the output of the element EXCLUSIVE OR is connected to the first INPUT of the adder, the second input, the output of the sum, the transfer input and the transfer output of which are connected to the third input, the third output, the first input and the first output (SOM cells, the first input of the element I is connected to the second input and the second output of the cell, the second input of the element I is connected to the fourth input and the fourth output of the cell, contains a column of N control nodes, and the first input of the p-th cell is an additional matrix column Connected to the first output of the pth cell of the first column of the matrix (p 1,2, ..., M), the second input of the nth cell of the additional column is connected to the first output of the (n + 1) -th cell of the same column and is the output of the private and root devices, the first, second, third and fourth outputs of the p-th control node are connected respectively to the fifth input of the p-th cell of the additional column, the fifth input of the p-th cell of the p-th row, the second and first the inputs of the p-th cell are the N-ro column of the matrix; the first inputs of the control units are the input of the second operand of the device; the quarters the inputs of the cells of the additional table, the second and third inputs of the control nodes are respectively the multiplications, divisions and squares of the root of the device, the third input of the first cell of the additional column, the third inputs of the cells of the first row and the N-th matrix of the matrix are input of the third operand device The fourth input of the m-th control node is connected to the first output (m-1) of the additional matrix column, the first output of the private device and the root of the device is connected to the fourth input of the second control node, the fifth input and the fifth output of the m-th control the connecting node is connected respectively to the fourth output of the (n-1) -and. cells (m-1) -th row of the matrix and the fourth input (m-1) -th cell of the m-th row of the matrix, the fifth input of the first cell of the -th row of the matrix is connected to the fifth output of the m-th cell of the additional column of the matrix, the fifth input (to + 2) -th cell of the k-th row of the mat The inputs (, 2, N-2) are connected to the fourth output of the k-th control node, the third input of the mth cell of the additional column is connected to the third output of the first cell of the nth row of the matrix, the second input of the N-cell and the additional matrix column is connected the signal of the zero level, the fourth input of the first control node is connected to the signal of a single level, in addition, the control node contains four OR elements, four AND elements, the first input of the control node is connected to the first input of the first OR element, the second input of which is connected with n The first inputs of the first and second, AND elements, the second OR element and the second control input to the node, the third input of which is connected to the first input of the third AND element, the third input of the first OR element, the first input of the third OR element and the second input of the second an OR element whose output is connected to the first input of the fourth AND element, the second input of which is connected to the second inputs of the first, second and third elements AND and the fourth input of the control node; the outputs of the second and third elements AND are connected respectively to the second in the third element OR and the first input of the fourth OR element, the second input of which is connected to the fifth input of the control unit, the second, third, fourth and outputs of which are connected respectively to the outputs of the fourth AND element, the third OR element, the first OR element, the first element And the fourth element OR. FIG. 1 shows a block diagram of a matrix computing device (npHN-4) j in FIG. 2 is a functional cell diagram} in FIG. 3 is a functional diagram of the control node. The matrix is computational, the device contains cells 1 (the cells of the additional column are marked with position 1.1, and the matrix cells previously divided into groups dp for the square root operations are marked with positions 1.2, 1.3, and

1.4), управл ющие 2 узлы, входы 3-5, операндов устройства, вход 6 умножени , вход 7 делени , вход 8 извлечени  корн  устройства, выходы 9 частного и корн , выходы старших 10 и младших 11 разр дов результата, вход1.4), control 2 nodes, inputs 3-5, device operands, multiplication input 6, division 7 input, device root extraction input 8, output 9 of the private and root, outputs of the higher 10 and lower 11 bits of the result, input

12сигнала единичного уровн  и вход12 unit level signal and input

13сигнала нулевого уровн . Ячейка 1 содержит элемент И 14,13 signal level zero. Cell 1 contains the element And 14,

элемент ИСКЛЮЧАЩЕЕ ИЛИ 15, одноразр дный сумматор 16, входы 17-21, выходы 22-26.the element is EXCLUSIVE OR 15, one-digit adder 16, inputs 17-21, outputs 22-26.

Управл ющий узел содержит элементы ИЛИ 27-30, элементы И 31-34, входы 35,36, вькоды 37-41, входы 42-44.The control node contains elements OR 27-30, elements AND 31-34, inputs 35.36, codes 37-41, inputs 42-44.

Матричное вычислительное устройство работает следующим образом.Matrix computing device operates as follows.

Работа матричного вычислительного устройства, по сн етс  табл. 1 и 2, в которых отражено соответственноThe operation of the matrix computing device, table. 1 and 2, which are reflected respectively

Код нулей Множи- МножиУмножение 00000000 моетельCode zeros Multiply-Multiply 00000000 mozhet

Мнсвки- МножиА-ВMnsvki- MnogiaA

Код GO моетельGO code washer

Делитель ДелимоеDivisible Divisor

е e

Подкорен- Код ное выра- 0000 же«ие При умножении и вычислении С CJJ+A-В элементы ИСКЛЮЧАЮЩЕЕ ИЛИ вс  чеек 1 устройства настраивают на ло- гическо повторение. Дл  этого на вход 17 каждой  чейки 1 подают нулевые сигналы, которые формируютс  на первых , вторых и четвертых выходах соответствующих управл ющих узлов. На входы 4 устройства подают N раз р дов множимого А, а на входы 5- N разр дов множител  В. Разр ды множител  В через элементы ИЛИ 29 и третьи входы 39 управл ющих узлов поступают на входы элементов И 14  чеек 1 соответствующих строк матрицы и далее участвуют в формировании частичных прс сзведекий. Единичные сигнал наSubroutine Code Expression “By multiplying and calculating CJJ + A-B elements, the EXCLUSIVE OR all cells 1 of the device adjust to a logical repetition. For this purpose, zero signals are supplied to the input 17 of each cell 1, which are formed on the first, second and fourth outputs of the corresponding control nodes. At the inputs 4, devices are fed N times the multiplicand A series, and at the inputs of 5 to N bits of the multiplier B. The multiplier B bits are passed through the OR 29 elements and the third inputs 39 of the control nodes to the inputs of the AND elements of 14 cells 1 of the corresponding rows of the matrix and further participate in the formation of partial processes with the stars. Single signal on

состо ние входов управлени  и назначение группы информафюнных входов устройства при выполнении различных операций.the state of the control inputs and the assignment of a group of information input devices of the device when performing various operations.

Та блица 1 Входы управлени  . That blitz 1 control inputs.

Операщ1ЯOperator

ILTIilL 8ILTIilL 8

1 о о1 about o

Умножение Multiplication

100 С Св-«-А-В 100 S Sw - «- А-В

01.о Деление01.о Division

Извлечение корОExtracting coro

О илO silt

Т а в л и ц а 2 iT and in l and c and 2 i

. Произведение. Composition

Значеиие С Сд А-ВSignificance From A to B

Частное - ОстатокPrivate - Balance

Корень - Остаток входе 6 необходим дл  организации цепи распространени  переносов между  чейками 1.1 дополнительного столбца. При умножении на входы 3 подают нулевой код, а при вычислении функции С Cg-J-AB - код, соответствующий слагаемому jCj . Умнокение А на В выполн етс  начина  со старших разр дов ьшожител . Прсжзведение формируетс  на выходах 10 (старшие разр да) и выходах 11 устройства (младшие разр ды), старпий разр д при вычислении функции С формируетс  на первом выходе. При делении иа входы 3 подают 2Н разр дов делимого, а на входы 4-N разр дов делител . Нулевые сигналы н|1 входах 6  чеек дополнительного столб ца обрывают цепь распространени  переносов между этими  чейками, а единичные сигналы на третьем выходе 39 управл ющих узлов 2 настраивают соот ветствующие элементы И 19 всех  чеек Матрицы на логическое повторение. В св зи с тем, что на входе 6 пер вой . чейки дополнительного столбца нулевой.сигнал, делимое по отношению к делителю вступает в операцию предварительно сдвинутым на один разр д влево. При этом делимое должно быть меньше делител . Так как на четвертом входе 35 первого управл кицего узла 2 единичны Ьигнал, то в первой строке устройства из сдвинутого делимого вычитаетс  делитель.. Это обеспечиваетс  тем, 4то на входы 17  чеек этой строки подают.единичные сигналы, формируемы на первом, втором.и четвертом выхода первого управл ющего узла. В дальней шем операци  выполн етс  по алгоритйу без восстановлени  остатка. Вычитанию из очередного остатка делител  Соответствует суммирование дополнительного кода делител . При этом единичный (нулевой) сигнал на одном из выходов 9 свидетельствует о положительном (отрицательном) текущем остаткеJ тогда на первом, втором и четвертом выходах соответствующего управл ющего узла 2 фор1«труетс  единичньй (нулевой) сигнал, и в еледующей строке осуществл етс  вычитание (суммирование) из текущего остатка делител . Частное N разр дов формируетс  на выходах 9 устройства. При извлечении квадратного корн  на вход самого старшего разр да входов 3 устройства подают нулевой сигнал, а на остальные входы 3(2N-1) разр дный код мантиссы подкоренного выражени . На входах 4 должен быть нулевой код. Так же, как и при делении, нулевые сигналы на входах 6  чеек дополнительного столбца обрьгоают цепи рас пространени  переносов между этими  чейками, а единичные сигналы на вто рых входах 18  чеек матрицы настраивают элементы И 14 этих  чеек на логическое повторение. Кроме того, нулевым сигналом на четвертом выходе 40 первых N-2 управл ющих узлов  чейки 1.4 матрицы полностью настраиваютИСКПЮЧАЮЩЕЕ ИЛИ  чеек 1.3.Root - The remainder of input 6 is necessary for organizing the chain of distribution of transfers between cells 1.1 of the additional column. When multiplying, the zero code is fed to the inputs 3, and when calculating the C function Cg-J-AB, the code corresponding to the term jCj. Styling A on B is performed starting from the older dispositor. The output is formed at the outputs 10 (the highest bits) and the outputs 11 of the device (the lower bits), the start bit when calculating the function C is formed at the first output. When dividing the inputs 3, 2H of the divisible bits are supplied, and the inputs of the 4-N bits of the divider. Zero signals | 1 inputs 6 cells of the additional column break the chain of distribution of transfers between these cells, and single signals at the third output 39 of the control nodes 2 adjust the corresponding elements AND 19 of all cells of the Matrix to logical repetition. Due to the fact that inlet 6 is the first. the cells of the additional column zero. The signal divisible with respect to the divisor enters the operation previously shifted one digit to the left. In this case, the dividend should be less than the divisor. Since at the fourth input 35 of the first control node 2 there is a single signal, the divider is subtracted from the shifted divisible in the first line of the device. This is ensured by the fact that the single signals formed on the first, second and fourth the output of the first control node. Subsequently, the operation is performed according to an algorithm without restoring the remainder. Subtracting from the next remainder of the divisor It corresponds to the summation of the additional code of the divider. At the same time, a single (zero) signal at one of the outputs 9 indicates a positive (negative) current balance, then the first, second, and fourth outputs of the corresponding control unit 2 for1 "runs a single (zero) signal, and subtracts from the corresponding line ( summation) of the current remainder of the divider. The quotient N bits are formed at the outputs 9 of the device. When extracting the square root to the input of the most significant bit of the inputs 3 of the device, the zero signal is given, and to the remaining inputs 3 (2N-1) the bit code of the mantissa is a radicand. Input 4 must have a zero code. As in the division, the zero signals at the inputs of 6 cells of the additional column ring the chains of propagation of transfers between these cells, and the single signals at the second inputs of 18 cells of the matrix adjust the AND elements of these cells to logical repetition. In addition, the zero signal at the fourth output 40 of the first N-2 control nodes of the matrix cell 1.4 fully adjusts the ANALOG or OR 1.3 cells.

В отличии от действий в предьщущих строках в N-й строке устройства с  на логическое повторение, т.е. все выходы этих  чеек повтор ют состо ние соответствующих информационных входов. В вычислительном процессе участвуют лишь  чейки 1.1, 1.2 и 1.3,  чейки 1.4 передают коды с входов 3 устройства на входы соответствующих  чеек 1.3. Так как на четвертом входе первого управл ющего узла единичньм сигнал, то в первой строке устройства код (где - два старших разр да подкоренного выражени ) суммируетс  с кодом 111. В результате этого опг {аадел етс  перва  цифра корн  2 , ко тора  формируетс  на выходе 9 подключенного к выходу первой  чейки до полнительного столбца, и первый остаток , формируемый на выходах  чеек 1.1 и 1.3 первой стротш устройства. Во второй строке устройства к сдвинутому на один разр д первому остатку присоедин ютс  справа на две следук цие цифры подкоренного выражени . Сформированньм таким образом код суммируетс  с другим кодом, также образованным из двух частей. Перва  часть равна поразр дной операции ИСКПЮЧАЮЩЕЕ ИЛИ цифры Z с кодом OZ и формируетс  в  чейках 1.1 и 1.2 второй строки устройства, а втора  равна коду 11 и формируетс  в  чейках 1.3 этой же строки. В результате этого определ етс  втора  цифра корн , котора  формируетс  на выходе 9 подключенного к выходу второй  чейки дополнительного столбца. В дальнейшем операци  извлечени  квадратного корн  осуществл етс  по алгоритму без восстановлени  остатка . При этом в каждой i-й строке устройства к очередному, сдвинутому на разр д остатку добавл ютс  справа две следующие цифры подкоренного выражени  , и получаемый таким образом код суммируетс  с кодом (OZ , .. . 2, ) 11 (где 0 - знак операции поразр дного ИСКЛЮЧАЩЕГО ШШ, а точка означает присоединение справа кода ц). При этом действие Z @ О осуществл етс  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ  чеек 1.1, а действи  ( Z ... Zj) осуществл етс  на элементах ИСКЛШАЩЕЕ ИЛИ  чеек 1.2. Код 11 формируетс  на выходах элементовUnlike the actions in the previous lines in the Nth line of the device, with a logical repetition, i.e. all the outputs of these cells repeat the state of the corresponding information inputs. Only cells 1.1, 1.2 and 1.3 are involved in the computational process, cells 1.4 transmit codes from inputs 3 of the device to the inputs of the corresponding cells 1.3. Since the fourth input of the first control node contains a single signal, the code in the first line of the device (where are the two most significant bits of the radicand) is added to the code 111. As a result, opg {the first digit of the root 2 is formed, which is generated at the output 9 connected to the output of the first cell of the additional column, and the first residue generated at the outputs of the cells 1.1 and 1.3 of the first device. In the second line of the device, the first residue is shifted by one bit to the right of the next two digits of the radicand. The code thus formed is summed with another code, also formed from two parts. The first part is equal to the bitwise operation PERFORMING OR Z digits with the OZ code and is formed in cells 1.1 and 1.2 of the second line of the device, and the second is code 11 and is formed in cells 1.3 of the same line. As a result, the second digit of the root is determined, which is formed at the output 9 of the additional column connected to the output of the second cell. Subsequently, the square root extraction operation is performed according to an algorithm without restoring the remainder. At the same time, in each i-th line of the device, the next two digits of the corrected expression are added to the next, shifted by bit, and the resulting code is summed with the code (OZ, .... 2,) 11 (where 0 is the sign of the operation bitwise EXCLUSIVE SHS, and a dot means the right adjunction of the code q). In this case, the action of Z @ 0 is carried out on the elements EXCLUSIVE OR of the cells 1.1, and the action (Z ... Zj) is carried out on the elements of the EXCESS OR of the cells 1.2. Code 11 is formed at the element outputs.

предпоследний остаток, объединенный с последней цифрой корн , суммируетс  с кодом ©(OZ .. .Z.) 1. При извлечении квадратного корн  п тые выходы 41 управл ющих узлов 2 повтор ют 5 состо ние четвертых входов 35 этих же узлов. Результат операции извлечени  квадратного корн  в N разр довThe last but one remainder combined with the last digit of the root is summed up with the code © (OZ ... Z). 1. When extracting the square root fifth outputs 41 of the control nodes 2, the 5 states of the fourth inputs 35 of the same nodes are repeated. The result of the square root operation in N bits

JJ

формируетс  на выходах 9 устройства . formed at the outputs 9 of the device.

Таким образом, за счет незначительного увеличени  оборудовани , главным образом в управл ющих узлах, и при неизменном составе  чеек расшир ютс  функциональные возможности устройства.Thus, due to a slight increase in equipment, mainly in the control nodes, and with a constant cell composition, the functionality of the device is expanded.

П ftN ft

(Put. 3(Put. 3

Claims (2)

МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов и дополнительный столбец из N ячеек, причем первый и второй входы п-й ячейки каждой строки матрицы (п = 1,2, . .., N-1) подключены соответственно к первому и второму выходам (п + 1)-й ячейки этой же строки, третий вход каждой· ячейки матрицы, за исключением ячеек первой строки и N-го столбца. Подключен к третьему выходу ячейки предыдущей строки последующего столбца, четвертые входы ячеек первой строки матрицы подключены к входам операнда устройства, третьи выходы ячеек N-й строки матрицы являются выходами младших разрядов результанта устройства, четвертый вход каждой ячейки м-й строки матрицы (м =MATRIX COMPUTER DEVICE containing a matrix of cells of N rows and N columns and an additional column of N cells, the first and second inputs of the nth cell of each row of the matrix (n = 1,2, ..., N-1) are connected respectively to the first and second outputs of the (n + 1) -th cell of the same row, the third input of each matrix cell, with the exception of the cells of the first row and the Nth column. Connected to the third cell output of the previous row of the next column, the fourth inputs of the cells of the first row of the matrix are connected to the inputs of the device operand, the third outputs of the cells of the Nth row of the matrix are the outputs of the least significant bits of the device result, the fourth input of each cell of the mth row of the matrix (m = 2,3,...,Ν), ), за исключением (м-1)-й ячейки этой же строки, подключен к четвертому выходу ячейки предыдущей строки того же столбца,третьи выходы ячеек дополнительного стобца являются выходами старших разрядов результата, пятый вход т-й ячейки f-й строки матрицы (ί = 1,2,..,Ν-3 т = ? +3, Р +4,...N) подключен к пятому выходу (т~1)”й ячейки этой же строки, пятый выход —й ячейки'f-й с строки матрицы (j = 3,4, . ..Mj i =2,3, ..., Ν),), with the exception of the (m-1) th cell of the same row, is connected to the fourth output of the cell of the previous row of the same column, the third outputs of the cells of the additional column are the outputs of the highest bits of the result, the fifth the input of the t-th cell of the f-th row of the matrix (ί = 1,2, .., Ν-3 t =? +3, P +4, ... N) is connected to the fifth output (t ~ 1) ”of the cell of the same row, the fifth output of the ith cell of the ith row from the row of the matrix (j = 3.4, ..., Mj i = 2,3,...j-1), подключен к пятому выходу (1-1)-й ячейки этой же строки, пятый выход п-й ячейки п-й строки матрицы подключен к пятому выходу (п+1)-й ячейки этой же строки матрицы, причем каждая ячейка содержит одноразрядный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, пятый вход ячейки соединен с пятым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо- _2,3, ... j-1), connected to the fifth output of the (1-1) -th cell of the same row, the fifth output of the fifth cell of the fifth row of the matrix is connected to the fifth output of (n + 1) -th cells of the same row of the matrix, each cell containing a single-bit adder, an EXCLUSIVE OR element, and an AND element, the fifth input of the cell is connected to the fifth output of the cell and the first input of the EXCLUSIVE OR element, the second input of which is _ С* го соединен с выходом элемента И, вы- $ ход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом сумматора, второй вход, выход суммы, вход переноса и выход переноса которого соедине ны соответственно с третьим входом, > 2 ! третьим выходом, первым входом и первым “ выходом ячейки, первый вход элемента И соединен с вторым входом и вторым выходом ячейки, второй вход элемента И соединен с четвертым входом и четвертым выходом ячейки, отличающеес я тем,.что, с целью расширения функциональных возможностей за счет реализации операций извлечения квадратного корня и С=С₀+ А* В, оно содержит столбец из N управляющих узлов, причем первый вход ρ-й ячейки дополнительного столбца матрицы подключен к первому выходу р-й ячейки первого столбца матрицы (р=1,...,N), второй вход п-й ячейки дополнительного столбца подключен к первому выходу (п+1)-й ячейки этого же столбца и является выходом частного и корня устройства, первый, второй, третий и четвертый выходы р-го управляющего узла подключены соответственно к пятому входу р-й ячейки дополнительно столбца, пятому входу ρ-й ячейки р-й строки, второму и первому входам р-й ячейки jN-ro столбца матрицы, первые входы управляющих узлов являются входом второго операнда устройства, четвертые входы ячеек дополнительного столбца, вторые и третьи входы управляющих узлов являются соответственно входами умножения, деления и извлечения квадратного корня устройства, третий вход первой ячейки дополнительного столбца, третьи входы ячеек Ьервой строки и N-го столбца матрицы являются входом третьего операнда устройства, четвертый вход м-го управляющего узла подключен к первому выходу (м-1)-й ячейки дополнительного столбца матрицы, первый выход частного и корня устройства подключен к четвертому входу второго управляющего узла, пятый вход и пятый выход м-го управляющего узла подключены соответственно к четвертому выходу (м-1)-й ячейки (м-1)-й строки матрицы и четвертому входу (м-1)-й ячейки м-й строки матрицы, пятый вход первой ячейки м-й строки матрицы поключен к пятому выходу м-й ячейки дополнительного столбца матрицы, пятый вход (к+2)-й ячейки к-й строки матрицы (к = 1,2,...,N-2) подключен к четвертому выходу к-го управлякщего узла, второй вход М-й ячейки дополнительного столбца матрицы подключен к сиг налу нулевого уровня, четвертый вход первого управляющего узла подключен' сигналу единичного уровня, третий вход м-й ячейки дополнительного столбца подключен к третьему выходу первой ячейки п-й строки матрицы, кроме того, управляющий узел содержит четыре элемента ЙЛИ и четыре элемента Й, причем первый вход управляющего узла соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с первыми входами первого и второго элементов И, второго элемента ИЛИ и вторым входом управляющего узла, третий вход которого соединен с первым входом третьего элемента И, третьим входом первого элемента ИЛИ, первым входом третьего элемента ИЛИ и вторым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с вторыми входами первого, второго и третьего элементов И и четвертым входом управляющего. узла, выходы которого и третьего элементов И соединены соответственно с вторым входом третьего элемента ИЛИ и первым входом четвертого элемента ИЛИ, второй вход которого соединен с пятым входом управляющего узла, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с выходами четвертого элемента И, третьего элемента ИЛИ, первого элемента ИЛИ, первого элемента И и четвертого элемента ИЛИ.C * th is connected to the output of the AND element, the output of the EXCLUSIVE OR element is connected to the first input of the adder, the second input, the sum output, the transfer input and the transfer output of which are connected respectively to the third input,> 2! the third output, the first input and the first “output of the cell, the first input of the And element is connected to the second input and the second output of the cell, the second input of the And element is connected to the fourth input and fourth output of the cell, characterized in that, in order to expand the functionality beyond account of the implementation of square root extraction operations and C = C ₀ + A * B, it contains a column of N control nodes, and the first input of the ρth cell of the additional column of the matrix is connected to the first output of the rth cell of the first column of the matrix (p = 1, ..., N), the second input of the nth cell The additional column is connected to the first output of the (n + 1) -th cell of the same column and is the output of the private and root of the device, the first, second, third and fourth outputs of the r-th control node are connected respectively to the fifth input of the r-th cell of the additional column , the fifth input of the ρth cell of the rth row, the second and first inputs of the rth cell of the jN-ro matrix column, the first inputs of the control nodes are the input of the second operand of the device, the fourth inputs of the cells of the additional column, the second and third inputs of the control nodes are only the inputs of multiplication, division, and extraction of the square root of the device, the third input of the first cell of the additional column, the third inputs of the cells of the first row and the Nth column of the matrix are the input of the third operand of the device, the fourth input of the mth control node is connected to the first output (m-1 ) -th cell of the additional matrix column, the first output of the private and the root of the device is connected to the fourth input of the second control node, the fifth input and fifth output of the mth control node are connected respectively to the fourth output of (m-1) cells of the (m-1) -th row of the matrix and the fourth input of the (m-1) -th cell of the m-th row of the matrix, the fifth input of the first cell of the m-th row of the matrix is connected to the fifth output of the m-th cell of the additional column of the matrix, the fifth input the (k + 2) th cell of the kth row of the matrix (k = 1,2, ..., N-2) is connected to the fourth output of the kth control node, the second input of the Mth cell of the additional column of the matrix is connected to zero level, the fourth input of the first control node is connected to a unit level signal, the third input of the m-th cell of the additional column is connected to the third output the first cell of the fifth row of the matrix, in addition, the control node contains four IL elements and four elements Y, the first input of the control node being connected to the first input of the first OR element, the second input of which is connected to the first inputs of the first and second elements AND, the second element OR and the second input of the control node, the third input of which is connected to the first input of the third AND element, the third input of the first OR element, the first input of the third OR element and the second input of the second OR element, the output of which is connected to the first the course of the fourth element And, the second input of which is connected to the second inputs of the first, second and third elements And and the fourth input of the control. node, the outputs of which and the third AND element are connected respectively to the second input of the third OR element and the first input of the fourth OR element, the second input of which is connected to the fifth input of the control node, the first, second, third, fourth and fifth outputs of which are connected respectively with the outputs of the fourth element And, the third OR element, the first OR element, the first AND element, and the fourth OR element.