KR980005460A - 반도체 소자의 베리어 금속층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 누설 전류의 발생을 방지하기 위하여 티타늄을 증착한 후 콜리메이터를 사용하여 상기 티타늄상에 균일한 두께를 갖는 티타늄 나이트라이드막을 형성한다. 그리고 접합부와 티타늄의 계면에 티타늄 실리콘층이 형성되고, 상기 티타늄 나이트라이드막의 접촉 저항이 감소되도록 급속 열산화 공정을 실시한다. 따라서 상기 티타늄 실리콘층에 의해 접합 스파이킹의 발생이 방지되어 누설 전류의 발생이 방지되고, 접합부와 금속층간의 접촉 저항이 감소되어 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a 내지 제1d도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.
Claims (5)
- 반도체 소자의 베리어 금속층 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄을 증착한 후 상기 티타늄상에 티타늄 나이트라이드를 균일한 두께로 증착하는 단계와, 상기 단계로부터 상기 접합부와 상기 티타늄의 계면에 티타늄 실리콘층이 형성되며, 상기티타늄 나이트라이드의 저항 값이 감소되도록 급속 열산화 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제1항에 있어서, 상기 티타늄은 250 내지 350Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제1항에 있어서, 상기 티타늄 나이트라이드는 800 내지 1200Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제1항에 있어서, 상기 티타늄 나이트라이드는 콜리메이터를 이용한 스퍼터링 방법에 의해 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
- 제1항에 있어서, 상기 급속 열산화 공정은 450 내지 550℃의 온도 및 산소(O2)가스가 공급되는 분위기하에서 100 내지 140초동안 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960022822A KR980005460A (ko) | 1996-06-21 | 1996-06-21 | 반도체 소자의 베리어 금속층 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019960022822A KR980005460A (ko) | 1996-06-21 | 1996-06-21 | 반도체 소자의 베리어 금속층 형성 방법 |
Publications (1)
Publication Number | Publication Date |
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KR980005460A true KR980005460A (ko) | 1998-03-30 |
Family
ID=66287782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019960022822A KR980005460A (ko) | 1996-06-21 | 1996-06-21 | 반도체 소자의 베리어 금속층 형성 방법 |
Country Status (1)
Country | Link |
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KR (1) | KR980005460A (ko) |
-
1996
- 1996-06-21 KR KR1019960022822A patent/KR980005460A/ko not_active Application Discontinuation
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