KR100342826B1 - 반도체소자의베리어금속층형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 베리어 금속층 형성방법에 관한 것으로, 공정의 단순화를 이루기 위하여 티타늄을 증착한 후 N2또는 NH3가스 분위기하에서 급속 열처리공정을 실시하므로써 소자의 수율을 향상시킬 수 있도록 한 반도체 소자의 베리어 금속층 형성방법에 관한 것이다.

Description

반도체 소자의 베리어 금속층 형성방법
본 발명은 반도체 소자의 베리어 금속층 형성방법에 관한 것으로, 특히 티타늄을 증착한 후 N2또는 NH3가스 분위기하에서 급속 열처리공정을 실시하므로써 공정을 단순화시켜 소자의 수율을 향상시킬 수 있도록 한 반도체 소자의 베리어 금속층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조에 사용되는 베리어 금속(Barrier Metal)은 실리콘기판에 형성된 접합영역에 알루미늄(Al)과 같은 금속이 접촉되는 경우 알루미늄(Al)과 실리콘(Si)의 상호 확산에 의해 발생되는 접합 파괴(Junction Spiking) 현상을 방지하기 위하여 금속층을 형성하기 전에 증착하는 확산 방지용 금속이다. 그러므로 알루미늄 및 실리콘과의 반응성이 없어야 하고 고온에서 열적 안정성이 우수해야 하며, 또한 알루미늄(Al), 실리콘(Si) 등에 대한 확산 억제 능력이 높고 실리콘과 저항성 접촉(Ohmic Contact)이 가능한 금속이어야 한다. 현재 이러한 베리어 금속층은 티타늄(Ti)/티타늄나이트라이드(TiN)가 적층된 이중 구조로 사용된다. 그러면 종래 반도체 소자의 베리어 금속층 형성방법을 설명하면 다음과 같다.
종래에는 접합영역이 형성된 실리콘기판상에 절연층을 형성하고 상기 접합영역이 노출되도록 상기 절연층을 패터닝하여 콘택홀(Contact Hole)을 형성한 상태에서, 먼저 상기 접합영역과의 접촉저항을 감소시키며 상기 실리콘기판과의 접착성을 증가시키기 위하여 전체 상부면에 티타늄(Ti)을 증착한다. 이후 반응성 스퍼터링(Reactive Sputtering) 방법을 이용하여 상기 티타늄(Ti)상에 티타늄나이트라이드(TiN)를 증착하고 확산 방지 효과를 증대시키며, 상기 접합영역의 실리콘기판 계면에 티타늄실리콘(TiSi2)층을 형성하기 위하여 600 내지 800℃의 온도에서 급속 열처리공정(Rapid Thermal Process)을 실시한다. 상기 티타늄실리콘층은 티타늄보다 전기적 비저항값이 낮기 때문에 상부에 형성될 금속층과 상기 접합영역과의 접촉저항이 감소된다. 이와 같이 베리어 금속층이 티타늄(Ti)/티타늄나이트라이드(TiN)가 적층된 이중 구조로 형성되는 이유를 설명하면 다음과 같다. 만일 상기 베리어 금속층이 티타늄(Ti)만으로 이루어졌다면, 그상부에 텅스텐(W)이 증착되는 경우 소오스 가스(Source Gas)인 WF6가 티타늄(Ti)과 반응하여 비휘발성 물질인 TiF3를 생성시키고, 생성된 TiF3에 의해 후속 열처리 공정시 상기 텅스텐(W)의 들뜸 현상이 발생된다. 그러한 이유로 인해 베리어 금속층은 이중 구조로 형성된다. 그러나 이러한 방법은 공정의 단계가 복잡하기 때문에 생산 수율을 저하시키는 단점이 있다.
따라서 본 발명은 티타늄을 증착한 후 N2또는 NH3가스 분위기하에서 급속 열처리공정을 실시하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 베리어 금속층 형성방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합영역이 형성된 실리콘 기판상에 절연층을 형성하고, 상기 접합영역이 노출되도록 상기 절연층을 패터닝하여 콘택홀을 형성시킨 상태에서, 전체 상부면에 티타늄을 증착하는 단계와, 상기 단계로부터 상기 절연층상의 상기 티타늄을 티타늄나이트라이드로 변화시키며, 상기 접합영역의 실리콘기판상에는 티타늄실리콘층이 형성되도록 1차 급속 열처리공정을 실시하는 단계와, 상기 단계로부터 상기 티타늄실리콘층의 비저항값을 감소시키기 위하여 온도를 상승시킨 후 2차 급속 열처리공정을 실시하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 및 제 1B 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도로서,
제 1A 도는 접합영역(2)이 형성된 실리콘기판(1)상에 절연층(3)을 형성하고, 상기 접합영역(2)이 노출되도록 상기 절연층(3)을 패터닝하여 콘택홀을 형성시킨 상태에서, 전체 상부면에 티타늄(Ti; 4)을 증착한 상태의 단면도이다.
제 1B 도는 600 내지 700℃의 저온 및 N2또는 NH3가스 분위기 상태에서 1차 급속 열처리공정을 실시한 상태의 단면도인데, 이때 상기 절연층(3)상의 상기 티타늄(4)은 일부 또는 전부 티타늄나이트라이드(4A)로 변화되며, 상기 접합영역(2)의 실리콘기판(1)상에는 티타늄실리콘층(5)이 형성된다. 이후 온도를 800 내지 1000℃의 고온으로 상승시키고 2차 급속열처리를 실시하는데, 이때 상기 티타늄실리콘층(5)의 위상(Phase)이 비저항값이 높은 C49 상에서 비저항값이 낮은 C54 상으로 변화되어 상부에 형성될 금속층과 접합영역과의 접촉저항을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 티타늄을 증착한 후 N2또는 NH3가스 분위기하에서 두번의 급속 열처리공정을 실시하므로써 실리콘기판과의 계면에 티타늄보다 낮은 비저항값을 갖는 티타늄실리콘(TiSi2)층을 형성하여 상부에 형성될 금속층과 접합영역과의 접촉저항을 감소시킬 수 있다. 또한 티타늄나이트라이드(TiN)를 증착하는 공정이 실시되지 않으므로 공정이 단순해져 소자의 생산 수율이 향상될 수 있는 탁월한 효과가 있다.
제 1A 및 제 1B 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘기판 2: 접합영역
3: 절연막 4: 티타늄
4A: 티타늄나이트라이드 5: 티타늄실리콘층

Claims (3)

  1. 접합영역이 형성된 실리콘기판상에 절연층을 형성하고, 상기 접합영역이 노출되도록 상기 절연층을 패터닝하여 콘택홀을 형성시킨 상태에서, 전체 상부면에 티타늄을 증착하는 단계와,
    상기 티타늄의 상부 표면을 티타늄나이트라이드로 변화시키며, 상기 티타늄막과 상기 실리콘 기판의 계면에 티타늄실리콘층이 형성되도록 질소 분위기에서 1차 급속 열처리공정을 실시하는 단계와,
    상기 티타늄 실리콘층의 비저항값을 감소시키기 위하여 상기 1차 급속 열처리 공정보다 높은 온도로 2차 급속 열처리공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  2. 제 1 항에 있어서,
    상기 1차 급속 열처리공정은 600 내지 700℃의 저온 및 N2또는 NH3가스 분위기 상태에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  3. 제 1 항에 있어서,
    상기 2차 급속 열처리공정은 800 내지 1000℃의 고온에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
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