KR980005571A - 반도체 소자의 플러그(Plug) 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그 형성 방법에 관한 것으로, 콘택홀내에 매립된 금속의 성장 방향에 다른 밀도 차이로 인해 발생되는 과도 식각을 방지하기 위하여 성질이 다른 금속을 이용하여 콘택 홀내에서 금속의 성장 방향을 변화시킨다. 그러므로 플러그를 형성하기 위한 전면 식각 공정시 콘택 홀의 상부에 발생되는 단차가 최소화되어 금속의 층 덮힘이 향상된다. 따라서 금속층간의 접촉이 안정화되어 소자의 전기적 특성이 향상되며 소자의 수율이 향상될 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다.

Description

반도체 소자의 플러그(Plug) 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3e는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도.

Claims (9)

  1. 반도체 소자의 플러그 형성 방법에 있어서 접합부가 형성된 실리콘 기판상에 절연층에 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 제1단계와, 상기 제1단계로부터 전체 상부면에 베리어 금속층을 형성한 후 상기 콘택 홀이 매립되도록 상기 베리어 금속층상에 제1금속을 증착하는 제2단계와 상기 제2단계로부터 상기 제1금속상에 제2금속을 증착하는 제3단계와 상기 제3단계로부터 상기 콘택 홀의 측벽 및 저면부에만 상기 제1금속이 잔류되며 잔류된 상기 제1금속상에는 상기 제2금속이 스페이서 형태로 잔류되도록 상기 제2금속 및 제1금속을 순차적으로 전면 식각하는 제4단계와 상기 제4단계로부터 상기 콘택홀이 완전히 매립되도록 상기 베리어 금속층상에 상기 제1금속을 증착하는 제5단계와 상기 제5단계로부터 상기 베리어 금속층의 표면이 노출되는 시점까지 상기 제1금속을 전면 식각하는 제6단계로 이루어지는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  2. 제1항에 있어서 상기 베리어 금속층은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)가 순차적으로 증착된 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  3. 제1항에 있어서 상기 제1금속은 알루미늄(Al), 구리(Cu), 텅스텐(W) 중 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  4. 제1항에 있어서 상기 제2단계 공정에서 상기 제1금속은 200내지 500℃의 온도에서 800내지 2000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  5. 제1항에 있어서 상기 제2금속은 티타늄 나이트라이드(TiN), 루테늄(Ru), 산화루테늄(RuO2),텅스텐 질화막(WN2) 중 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제1 또는 제5항에 있어서, 상기 제2금속은 100 내지 500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  7. 제1항에 있어서, 상기 제4단계 공정의 상기 전면 식각은 5F 및 아르곤(Ar) 가스를 이용한 반응성 이온 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  8. 제1항에 있어서, 상기 제5단계 공정의 상기 제1금속은 200 내지 400℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  9. 제1항에 있어서 상기 제6단계 공정의 정면 식각은 반응성 이온 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366632B1 (ko) * 2000-10-10 2003-01-09 삼성전자 주식회사 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법
KR100790268B1 (ko) * 2002-03-05 2007-12-31 매그나칩 반도체 유한회사 금속 패드의 부식 방지를 위한 반도체 소자의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172969A (ja) * 1996-12-06 1998-06-26 Nec Corp 半導体装置の製造方法
KR100253385B1 (ko) * 1997-12-22 2000-05-01 김영환 반도체 소자의 배선형성 방법
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JPH04307933A (ja) * 1991-04-05 1992-10-30 Sony Corp タングステンプラグの形成方法
JP3216104B2 (ja) * 1991-05-29 2001-10-09 ソニー株式会社 メタルプラグ形成方法及び配線形成方法
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366632B1 (ko) * 2000-10-10 2003-01-09 삼성전자 주식회사 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법
KR100790268B1 (ko) * 2002-03-05 2007-12-31 매그나칩 반도체 유한회사 금속 패드의 부식 방지를 위한 반도체 소자의 제조 방법

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