JP2000183349A - シリコン製ｆｅｔの製造方法 - Google Patents
シリコン製ｆｅｔの製造方法Info
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Abstract
(57)【要約】
【課題】 五酸化タンタル製のゲート誘電体層を有す
る、シリコン製ＭＯＳトランジスタのゲート電極の製造
方法を提供する。 【解決手段】 本発明のゲート電極１６は、珪化タング
ステン層１８、そして好ましくはタングステン珪素窒化
物層１７を含有する。このタングステン珪素窒化物層１
７／珪化タングステン層１８が、５酸化タンタル層１３
中の酸素欠損を阻止する。これらの層は、ＰＶＤ装置内
で、in situ で形成される。
る、シリコン製ＭＯＳトランジスタのゲート電極の製造
方法を提供する。 【解決手段】 本発明のゲート電極１６は、珪化タング
ステン層１８、そして好ましくはタングステン珪素窒化
物層１７を含有する。このタングステン珪素窒化物層１
７／珪化タングステン層１８が、５酸化タンタル層１３
中の酸素欠損を阻止する。これらの層は、ＰＶＤ装置内
で、in situ で形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴの製造方法
に関し、特に、シリコンＭＯＳトランジスタのゲート電
極を形成する方法に関する。
に関し、特に、シリコンＭＯＳトランジスタのゲート電
極を形成する方法に関する。
【０００２】
【従来の技術】１９７０年代初頭にＦＥＴが市販される
につれて、ゲート誘電体は二酸化シリコン、特に近年は
シリコン酸素窒化物で構成されてきている。これらのデ
バイスの電極は、通常ポリシリコン製である。このポリ
シリコンは、公称上二重ドープで、窒化チタンのドーパ
ント拡散バリア層でもって上部を覆っている。近年、誘
電体材料として五酸化タンタルで二酸化シリコンを置換
することが提案されている。これに関しては、See C.H
u, 著のElec.Dev.Letters,Sept.1998,p.341-42 を参照
のこと。しかし、五酸化タンタルのリーク電流は、高温
の熱処理の際、酸素欠損に応じて増加している。Ｏ2ま
たはＮ2Ｏのような酸化ガス中でアニールすることは、
この劣化をくい止めている。窒化チタンは、酸素欠損に
対し、特に窒化チタンが分解を開始する６００℃以上の
温度においては、効果的なバリアではない。
につれて、ゲート誘電体は二酸化シリコン、特に近年は
シリコン酸素窒化物で構成されてきている。これらのデ
バイスの電極は、通常ポリシリコン製である。このポリ
シリコンは、公称上二重ドープで、窒化チタンのドーパ
ント拡散バリア層でもって上部を覆っている。近年、誘
電体材料として五酸化タンタルで二酸化シリコンを置換
することが提案されている。これに関しては、See C.H
u, 著のElec.Dev.Letters,Sept.1998,p.341-42 を参照
のこと。しかし、五酸化タンタルのリーク電流は、高温
の熱処理の際、酸素欠損に応じて増加している。Ｏ2ま
たはＮ2Ｏのような酸化ガス中でアニールすることは、
この劣化をくい止めている。窒化チタンは、酸素欠損に
対し、特に窒化チタンが分解を開始する６００℃以上の
温度においては、効果的なバリアではない。
【０００３】
【発明が解決しようとする課題】五酸化タンタルをゲー
ト誘電体層として用いた場合に、高密度のシリコンＭＯ
Ｓトランジスタにおいて、ゲート電極材料を改善する必
要がある。
ト誘電体層として用いた場合に、高密度のシリコンＭＯ
Ｓトランジスタにおいて、ゲート電極材料を改善する必
要がある。
【０００４】
【課題を解決するための手段】本発明は、五酸化タンタ
ル、あるいは五酸化タンタルを積層した誘電体層を具備
するシリコンＭＯＳトランジスタＩＣデバイスのＭＯＳ
ゲート構造を提供する。本発明の構造は、ＷＳｉ／ＷＳ
ｉＮの２層の構造物と、ＷＳｉ／ＷＳｉＮ／ＷＳｉの３
層の構造物を含む。珪化タングステン層がゲート構造に
対し良好な導電性を与え、タングステン珪化窒化層が酸
素の拡散に対し特に８００℃の高温においては有効なバ
リア層となる。このゲート構造体は、窒化チタンを用い
た場合の高温における問題を回避できる。本発明の有益
な特徴は、合成層のすべての層を従来のインシチュでの
処理でもって１回の堆積ツール中で製造できる点であ
る。
ル、あるいは五酸化タンタルを積層した誘電体層を具備
するシリコンＭＯＳトランジスタＩＣデバイスのＭＯＳ
ゲート構造を提供する。本発明の構造は、ＷＳｉ／ＷＳ
ｉＮの２層の構造物と、ＷＳｉ／ＷＳｉＮ／ＷＳｉの３
層の構造物を含む。珪化タングステン層がゲート構造に
対し良好な導電性を与え、タングステン珪化窒化層が酸
素の拡散に対し特に８００℃の高温においては有効なバ
リア層となる。このゲート構造体は、窒化チタンを用い
た場合の高温における問題を回避できる。本発明の有益
な特徴は、合成層のすべての層を従来のインシチュでの
処理でもって１回の堆積ツール中で製造できる点であ
る。
【０００５】
【発明の実施の形態】図１において、シリコン基板１１
の上にＭＯＣＶＤによりフィールド酸化物領域１２と五
酸化タンタル製ゲート誘電体層１３が形成されている。
本発明の一実施例においては、ゲート誘電体層１３の厚
さは、１０ｎｍ以下で、好ましくは６ｎｍ以下である。
これは、五酸化タンタル製誘電体層により、酸素欠損の
問題がもっともシビアとなる寸法によるものである。酸
素欠損は、化学量論的組成の酸化タンタル（ＴａＯ）を
形成し、酸素欠損によりホールキャリアが残り、これが
五酸化タンタルの絶縁性能を低下させリーク電流を増加
させる。
の上にＭＯＣＶＤによりフィールド酸化物領域１２と五
酸化タンタル製ゲート誘電体層１３が形成されている。
本発明の一実施例においては、ゲート誘電体層１３の厚
さは、１０ｎｍ以下で、好ましくは６ｎｍ以下である。
これは、五酸化タンタル製誘電体層により、酸素欠損の
問題がもっともシビアとなる寸法によるものである。酸
素欠損は、化学量論的組成の酸化タンタル（ＴａＯ）を
形成し、酸素欠損によりホールキャリアが残り、これが
五酸化タンタルの絶縁性能を低下させリーク電流を増加
させる。
【０００６】好ましい例としては、積層した五酸化タン
タルの誘電体系で、この系においては、二酸化シリコン
がシリコン上に最初に形成され、その後、五酸化タンタ
ル層が形成され、さらにその後、二酸化シリコンの別の
層が形成される。それぞれの層の厚さは、二酸化シリコ
ンが０．８〜２ｎｍで、五酸化タンタルで３〜３０ｎｍ
で、別の二酸化シリコンが、０．５〜２ｎｍである。積
層した五酸化タンタル系は、P.K.Roy et al 著のAppl.P
hys.Letts.,Vol.72,NO.22,June 1,1998,pp.2835-37, に
記載されている。
タルの誘電体系で、この系においては、二酸化シリコン
がシリコン上に最初に形成され、その後、五酸化タンタ
ル層が形成され、さらにその後、二酸化シリコンの別の
層が形成される。それぞれの層の厚さは、二酸化シリコ
ンが０．８〜２ｎｍで、五酸化タンタルで３〜３０ｎｍ
で、別の二酸化シリコンが、０．５〜２ｎｍである。積
層した五酸化タンタル系は、P.K.Roy et al 著のAppl.P
hys.Letts.,Vol.72,NO.22,June 1,1998,pp.2835-37, に
記載されている。
【０００７】製造シーケンスの次のステップは、合成
（組合せ）ゲート電極１６の形成である。この合成（組
合せ）ゲート電極１６は、本発明の積層構造において
は、ある材料から別の材料に分離することなく、そして
全体の合成ゲート電極が１回の処理プロセスで形成され
ることを表すために、１本の実線で示している。合成
（組合せ）ゲート電極１６は、五酸化タンタル製ゲート
誘電体層１３の上に堆積された酸素拡散バリア層として
のタングステン珪化窒化物層１７と、このタングステン
珪化窒化物層１７上に堆積された珪化タングステン層１
８とを有する。他の導電性材料、例えばアルミ、銅とを
ＷＳｉxの代わりに、あるいはそれに加えて堆積するこ
ともできる。合成（組合せ）ゲート電極１６の層を形成
する際に、すべての層は１回の連続した製造ステップで
堆積される。
（組合せ）ゲート電極１６の形成である。この合成（組
合せ）ゲート電極１６は、本発明の積層構造において
は、ある材料から別の材料に分離することなく、そして
全体の合成ゲート電極が１回の処理プロセスで形成され
ることを表すために、１本の実線で示している。合成
（組合せ）ゲート電極１６は、五酸化タンタル製ゲート
誘電体層１３の上に堆積された酸素拡散バリア層として
のタングステン珪化窒化物層１７と、このタングステン
珪化窒化物層１７上に堆積された珪化タングステン層１
８とを有する。他の導電性材料、例えばアルミ、銅とを
ＷＳｉxの代わりに、あるいはそれに加えて堆積するこ
ともできる。合成（組合せ）ゲート電極１６の層を形成
する際に、すべての層は１回の連続した製造ステップで
堆積される。
【０００８】本発明の他の実施例においては、ＷＳｉの
接着層を積層した五酸化タンタル層の上に最初に堆積し
て、ＷＳｉ／ＷＳｉＮ／ＷＳｉの三層の合成層を形成す
る。その際、ＷＳｉの層の厚さは１〜２ｎｍで、ＷＳｉ
Ｎの厚さは５〜３０ｎｍで、ＷＳｉの厚さは１０〜１２
０ｎｍである。
接着層を積層した五酸化タンタル層の上に最初に堆積し
て、ＷＳｉ／ＷＳｉＮ／ＷＳｉの三層の合成層を形成す
る。その際、ＷＳｉの層の厚さは１〜２ｎｍで、ＷＳｉ
Ｎの厚さは５〜３０ｎｍで、ＷＳｉの厚さは１０〜１２
０ｎｍである。
【０００９】合成スタック層は、機能的に傾斜材料とし
て堆積することもでき、この場合、窒素とシリコンの含
有量をタングステンに対しスムーズに変化させる。これ
により層間の境界をきっちりと決めないようにする。
て堆積することもでき、この場合、窒素とシリコンの含
有量をタングステンに対しスムーズに変化させる。これ
により層間の境界をきっちりと決めないようにする。
【００１０】その後、合成ゲート電極が、例えば従来の
ＲＩＥ（reactive ion etching）により形成される。五
酸化タンタル製ゲート誘電体層１３は、ソース領域とド
レイン領域上ではエッチング処理して除かれている（合
成（組合せ）ゲート電極１６をマスクとして使用し
て）。ソース領域２１とドレイン領域２２は、従来のイ
オン注入によりその後形成される。別法として、誘電体
層をそのまま残して、ソースとドレインのイオン注入
は、合成（組合せ）ゲート電極１６をイオン注入マスク
として用いて、誘電体層を介して行うこともできる。ｐ
チャネル素子に対してはドーパントはボロンであり、ｎ
チャネル素子に対してはドーパントはヒ素である。ある
従来プロセスにおいては、ゲート電極はイオン注入ステ
ップの間露出しておき、そして不純物を露出したゲート
電極に注入してゲート電極の導電性を向上させている。
しかし、本発明の合成材料を用いると、ゲートのドーピ
ングは必要ではなく、むしろ回避すべきである。
ＲＩＥ（reactive ion etching）により形成される。五
酸化タンタル製ゲート誘電体層１３は、ソース領域とド
レイン領域上ではエッチング処理して除かれている（合
成（組合せ）ゲート電極１６をマスクとして使用し
て）。ソース領域２１とドレイン領域２２は、従来のイ
オン注入によりその後形成される。別法として、誘電体
層をそのまま残して、ソースとドレインのイオン注入
は、合成（組合せ）ゲート電極１６をイオン注入マスク
として用いて、誘電体層を介して行うこともできる。ｐ
チャネル素子に対してはドーパントはボロンであり、ｎ
チャネル素子に対してはドーパントはヒ素である。ある
従来プロセスにおいては、ゲート電極はイオン注入ステ
ップの間露出しておき、そして不純物を露出したゲート
電極に注入してゲート電極の導電性を向上させている。
しかし、本発明の合成材料を用いると、ゲートのドーピ
ングは必要ではなく、むしろ回避すべきである。
【００１１】ソース／ドレインの形成後、レベル間誘電
体層が堆積され、ソース／ドレイン接点用ウィンドウが
リソグラフ技術を用いて、このレベル間誘電体層に開口
され、ゲート電極とソース／ドレイン領域への接点がタ
ングステンプラグあるいはアルミプラグあるいはスタッ
ドを用いて形成される。その後、相互接続用金属レベル
が堆積され（図示せず）、そしてパターン化され、さら
に別のレベル間誘電体層が堆積される（図示せず）。選
択的事項として、第３の相互接続レベル（図示せず）を
形成することもできる。図１にソース接点２４とドレイ
ン接点２５が示されている。この最後の一連のステップ
は、ＩＣ技術で標準的なもので、特にここでは示してい
ない。
体層が堆積され、ソース／ドレイン接点用ウィンドウが
リソグラフ技術を用いて、このレベル間誘電体層に開口
され、ゲート電極とソース／ドレイン領域への接点がタ
ングステンプラグあるいはアルミプラグあるいはスタッ
ドを用いて形成される。その後、相互接続用金属レベル
が堆積され（図示せず）、そしてパターン化され、さら
に別のレベル間誘電体層が堆積される（図示せず）。選
択的事項として、第３の相互接続レベル（図示せず）を
形成することもできる。図１にソース接点２４とドレイ
ン接点２５が示されている。この最後の一連のステップ
は、ＩＣ技術で標準的なもので、特にここでは示してい
ない。
【００１２】本発明におけるプロセスの重要な特徴点
は、多層のゲート電極の形成である。これは、図２〜５
を参照して詳述する。
は、多層のゲート電極の形成である。これは、図２〜５
を参照して詳述する。
【００１３】多層ゲート電極を形成する、複数の層を堆
積するプロセスは、ＰＶＤすなわちスパッタリングであ
る。珪化タングステン層は、低圧で不活性ガス雰囲気中
で、珪化タングステンのターゲットからスパッタリング
で形成される。窒素とアルゴンガス中の反応性スパッタ
リングで、窒化物層が形成できる。窒素だけを用いるこ
ともできる。多層の堆積ステップは、同じ堆積装置内で
ＰＶＤ装置内の真空を破ることなく、連続的に行うこと
が好ましい。この堆積のために、このようにして形成さ
れた層は、“in situ”として定義される。
積するプロセスは、ＰＶＤすなわちスパッタリングであ
る。珪化タングステン層は、低圧で不活性ガス雰囲気中
で、珪化タングステンのターゲットからスパッタリング
で形成される。窒素とアルゴンガス中の反応性スパッタ
リングで、窒化物層が形成できる。窒素だけを用いるこ
ともできる。多層の堆積ステップは、同じ堆積装置内で
ＰＶＤ装置内の真空を破ることなく、連続的に行うこと
が好ましい。この堆積のために、このようにして形成さ
れた層は、“in situ”として定義される。
【００１４】ＰＶＤプロセスは従来のものであり、多く
のＰＶＤ装置で実行することができる。ＰＶＤ装置の代
表例を図２に示す。真空チェンバ２７は、スパッタリン
グターゲット２９とコリメータ３１とウェハ３５をサポ
ートする基板加熱装置３３を有する（ガスは上部あるい
は底部のいずれかからチェンバー内に導入する）。ガス
流は、図で示しており、金属層をスパッタリングするた
めのアルゴンを含有し、そして窒化物層を反応的にスパ
ッタリングするためにアルゴンと窒素とを含有する。
のＰＶＤ装置で実行することができる。ＰＶＤ装置の代
表例を図２に示す。真空チェンバ２７は、スパッタリン
グターゲット２９とコリメータ３１とウェハ３５をサポ
ートする基板加熱装置３３を有する（ガスは上部あるい
は底部のいずれかからチェンバー内に導入する）。ガス
流は、図で示しており、金属層をスパッタリングするた
めのアルゴンを含有し、そして窒化物層を反応的にスパ
ッタリングするためにアルゴンと窒素とを含有する。
【００１５】次に、図３を参照すると、シリコン基板４
１は、その上に五酸化タンタル製ゲート誘電体層４２が
形成されている。抵抗加熱サセプタまたはヒータまたは
アルゴンによる背面からの加熱を用いて、ウェハの温度
を上昇させる。この図はＭＯＳデバイスのゲート／チャ
ネル領域の図で、その結果、フィールド誘電体層はこれ
らの図には表れない。ゲート誘電体層を次に堆積する。
１は、その上に五酸化タンタル製ゲート誘電体層４２が
形成されている。抵抗加熱サセプタまたはヒータまたは
アルゴンによる背面からの加熱を用いて、ウェハの温度
を上昇させる。この図はＭＯＳデバイスのゲート／チャ
ネル領域の図で、その結果、フィールド誘電体層はこれ
らの図には表れない。ゲート誘電体層を次に堆積する。
【００１６】図４を参照すると、バリア層４３は五酸化
タンタル製ゲート誘電体層４２の上にスパッタリングで
堆積される、好ましくは、窒素を添加したＰＶＤ反応容
器内でin situ で堆積される。このバリア層４３は、Ｗ
ＳｉxＮyであり、五酸化タンタルの領域から拡散により
発生する酸素欠損を阻止するための、多層ゲート電極積
層体における重要な構成要件である。好ましい窒素流
は、５〜５５ｓｃｃｍで、アルゴンのキャリアガス流は
４０〜６０ｓｃｃｍである。バリア層４３の珪化物／窒
化物材料は、高抵抗材料である。窒素の流速を制御する
こと及びその結果得られた層の組成は、この材料のシー
ト抵抗を制御することになる。ＷＳｉxＮy製のバリア層
の好ましい組成範囲は、５〜３０％Ｎと、４０〜６０％
Ｓｉと、残りがＷである。珪化タングステン層４４の好
ましい厚さは、５０〜３００Åである。窒化物は、窒素
の流速に依存して、窒化モードあるいは非窒化モードの
いずれかで堆積される。これらの堆積モードは公知であ
る。
タンタル製ゲート誘電体層４２の上にスパッタリングで
堆積される、好ましくは、窒素を添加したＰＶＤ反応容
器内でin situ で堆積される。このバリア層４３は、Ｗ
ＳｉxＮyであり、五酸化タンタルの領域から拡散により
発生する酸素欠損を阻止するための、多層ゲート電極積
層体における重要な構成要件である。好ましい窒素流
は、５〜５５ｓｃｃｍで、アルゴンのキャリアガス流は
４０〜６０ｓｃｃｍである。バリア層４３の珪化物／窒
化物材料は、高抵抗材料である。窒素の流速を制御する
こと及びその結果得られた層の組成は、この材料のシー
ト抵抗を制御することになる。ＷＳｉxＮy製のバリア層
の好ましい組成範囲は、５〜３０％Ｎと、４０〜６０％
Ｓｉと、残りがＷである。珪化タングステン層４４の好
ましい厚さは、５０〜３００Åである。窒化物は、窒素
の流速に依存して、窒化モードあるいは非窒化モードの
いずれかで堆積される。これらの堆積モードは公知であ
る。
【００１７】図５の珪化タングステン層４４がＳｉ／Ｗ
の比率が２以上であるＷｓｉxターゲットを用いて、Ｐ
ＶＤ反応容器内で堆積される。好ましくは、Ｓｉ／Ｗの
比率は２．５以上で、最も有効な範囲は２．５〜２．９
である。珪化タングステン層４４は、圧力が２〜６ｍＴ
ｏｒｒで、温度が２５〜４００℃の範囲のアルゴン噴域
中で、珪化タングステン層４４の厚さは、１００〜１２
００Åで、好ましくは６００〜８００Åである。
の比率が２以上であるＷｓｉxターゲットを用いて、Ｐ
ＶＤ反応容器内で堆積される。好ましくは、Ｓｉ／Ｗの
比率は２．５以上で、最も有効な範囲は２．５〜２．９
である。珪化タングステン層４４は、圧力が２〜６ｍＴ
ｏｒｒで、温度が２５〜４００℃の範囲のアルゴン噴域
中で、珪化タングステン層４４の厚さは、１００〜１２
００Åで、好ましくは６００〜８００Åである。
【００１８】バリア層４３と珪化タングステン層４４
は、他の技術例えばＣＶＤで堆積することもできる。例
えば、珪化物はジクロロシラン、あるいは同様のプリカ
ーサガスを用いて形成でき、そして珪化物−窒化物層は
窒素ソースとなるガスを添加することにより形成でき
る。その後、上部の珪化物層を形成するために、窒素ソ
ースをシャットオフする事により堆積を完了させる。
は、他の技術例えばＣＶＤで堆積することもできる。例
えば、珪化物はジクロロシラン、あるいは同様のプリカ
ーサガスを用いて形成でき、そして珪化物−窒化物層は
窒素ソースとなるガスを添加することにより形成でき
る。その後、上部の珪化物層を形成するために、窒素ソ
ースをシャットオフする事により堆積を完了させる。
【００１９】
【発明の効果】珪化物−窒化物から珪化物への多層構造
は、ストレスを収納できる組成的に傾斜した積層体を構
成する。このような構造体の製造は、ゲート電極積層体
全体は、従来技術のようなポリ−Ｓｉを別のツールで堆
積するようなコストを発生させることなく、１つのチェ
ンバ内で堆積できる点により明らかである。さらにま
た、ＷＳｉxＮyは、素子を熱処理するときに五酸化タン
タルから酸素が拡散して放出するのを阻止する優れたバ
リア層として機能する。このようなバリア層は、従来技
術で用いられたポリ−Ｓｉまたは窒化チタンの積層体で
は得られないものである。
は、ストレスを収納できる組成的に傾斜した積層体を構
成する。このような構造体の製造は、ゲート電極積層体
全体は、従来技術のようなポリ−Ｓｉを別のツールで堆
積するようなコストを発生させることなく、１つのチェ
ンバ内で堆積できる点により明らかである。さらにま
た、ＷＳｉxＮyは、素子を熱処理するときに五酸化タン
タルから酸素が拡散して放出するのを阻止する優れたバ
リア層として機能する。このようなバリア層は、従来技
術で用いられたポリ−Ｓｉまたは窒化チタンの積層体で
は得られないものである。
【図１】本発明により形成された、合成（組合せ）ゲー
ト電極を有するＦＥＴのゲート領域を示す断面図。
ト電極を有するＦＥＴのゲート領域を示す断面図。
【図２】本発明の方法を実行する、ＰＶＤ装置のブロッ
ク図。
ク図。
【図３】図１の合成ゲート電極を形成するプロセスの第
１ステップを表す図。
１ステップを表す図。
【図４】図１の合成ゲート電極を形成するプロセスの第
２ステップを表す図。
２ステップを表す図。
【図５】図１の合成ゲート電極を形成するプロセスの第
３ステップを表す図。
３ステップを表す図。
１１、４１ シリコン基板 １２ フィールド酸化物領域 １３、４２ 五酸化タンタル製ゲート誘電体層 １６ 合成（組合せ）ゲート電極 １７ タングステン珪化窒化物（ＷＳｉxＮy）層 １８、４４ 珪化タングステン（ＷＳｉx）層 ２１ ソース領域 ２２ ドレイン領域 ２４ ソース接点 ２５ ドレイン接点 ２７ 真空チェンバ ２９ スパッタリングターゲット ３１ コリメータ ３３ 基板加熱装置 ３５ ウェハ ４３ バリア層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 イジック シー．キジルヤリー アメリカ合衆国，07041 ニュージャージ ー，ミルバーン，ファービュー ロード 25 (72)発明者 セーレッシュ マンシン マーチャント アメリカ合衆国，32835 フロリダ，オー ランド，ヴァインランド オークス ブー ルバード 8241 (72)発明者 プラディップ クマー ロイ アメリカ合衆国，32819 フロリダ，オー ランド，ヒデン アイビー コート 7706
Claims (20)
- 【請求項１】 （Ａ）シリコン製基板（４１）上の選択
された領域に、五酸化タンタル製の誘電体層（４２）を
形成するステップと、 （Ｂ）前記誘電体層（４２）の上に多層ゲート誘電体層
（１７、１８）を堆積するステップとを有し、前記多層
ゲート誘電体層（１７、１８）は、タングステン珪化窒
化物層（１７）と導電体層（１８）からなる合成層を含
むことを特徴とするシリコン製ＦＥＴの製造方法。 - 【請求項２】 前記導電体層（１８）は、珪化タングス
テン製であることを特徴とする請求項１記載の方法。 - 【請求項３】 （Ｃ）前記誘電体層のゲート部分の上
に、多層ゲート電極を形成するために、前記誘電体層の
一部を露出し、この露出部分がソース領域（２１）とド
レイン領域（２２）をカバーするように、前記多層ゲー
ト電極層をエッチングするステップと、 （Ｄ）前記多層ゲート電極をマスクとして用いて、ソー
ス領域とドレイン領域にドーパントを注入するステップ
と、 （Ｅ）前記ソース領域とドレイン領域に電気接点を形成
するステップとをさらに有することを特徴とする請求項
１記載の方法。 - 【請求項４】 前記ソース領域とドレイン領域は、前記
誘電体層の露出部分を介して不純物が注入されることを
特徴とする請求項３記載の方法。 - 【請求項５】 （Ｆ）前記ソース領域とドレイン領域を
露出するために、前記誘電体層の露出部分をエッチング
で除去するステップをさらに有し、前記不純物が前記露
出したソース領域とドレイン領域に注入されることを特
徴とする請求項３記載の方法。 - 【請求項６】 前記多層ゲート電極は、以下のステップ
から形成される （Ｇ）前記誘電体層の上に、タングステン、珪素、窒化
物を含む第１層を堆積するステップと、 （Ｈ）前記第１層の上に第２層を堆積するステップと、 前記第２層は、珪化タングステン製の導電体を含み、こ
れにより多層ゲート電極層を形成し、 （Ｉ）前記多層ゲート電極を生成するために、第１層と
第２層をエッチングするステップと、であることを特徴
とする請求項１記載の方法。 - 【請求項７】 前記多層ゲート電極の厚さは、５０〜２
００ｎｍの範囲であることを特徴とする請求項６記載の
方法。 - 【請求項８】 前記第１層の組成は、Ｎが５〜３０％
で、Ｓｉが４０〜６０％で、Ｗが残りの部分を占有する
ことを特徴とする請求項６記載の方法。 - 【請求項９】 前記第２層の珪化タングステン中のシリ
コン／タングステンの比は、２．５以上であることを特
徴とする請求項６記載の方法。 - 【請求項１０】 前記第２層の珪化タングステン中のシ
リコン／タングステンの比は、２．５〜２．９の範囲で
あることを特徴とする請求項６記載の方法。 - 【請求項１１】 前記（Ｇ）と（Ｈ）のステップは、装
置内の圧力を破らずに、同一の低圧の装置内で行われる
ことを特徴とする請求項６記載の方法。 - 【請求項１２】 （Ｊ）前記タングステン珪化窒化物層
を堆積する前に、珪化タングステン層を堆積するステッ
プをさらに有することを特徴とする請求項１記載の方
法。 - 【請求項１３】 前記誘電体層の厚さは、１０ｎｍ以下
であることを特徴とする請求項１記載の方法。 - 【請求項１４】 前記五酸化タンタル製の誘電体層は、
積層した五酸化タンタル層であることを特徴とする請求
項１記載の方法。 - 【請求項１５】 （Ａ）シリコン製基板（１１）上の選
択された領域に、五酸化タンタル製の誘電体層（１３）
を形成するステップと、 （Ｂ）前記誘電体層（１３）の上に多層ゲート誘電体層
を堆積するステップとを有し、 前記多層ゲート誘電体層は、タングステン珪化窒化物層
と導電体層からなる合成層を含み、 前記多層ゲート電極は、タングステン珪化窒化物からな
る第１層と、珪化タングステンを含む第２層からなる合
成層を含み、 （Ｃ）前記誘電体層のゲート部分の上に、多層ゲート電
極を形成するために、前記誘電体層の一部を露出し、こ
の部分がソース領域とドレイン領域をカバーするよう
に、前記ゲート電極層をエッチングするステップと、 （Ｄ）前記多層ゲート電極をマスクとして用いて、ソー
ス領域とドレイン領域にドーパントを注入するステップ
と、 （Ｅ）前記ソース領域とドレイン領域に電気接点を形成
するステップと、 前記多層ゲート電極は、同一の装置内の以下のステップ
で生成され、 （Ｆ）前記誘電体層の上に、５〜５５ｓｃｃｍの範囲の
流速の窒素を含有する、第１噴域中で、スパッタリング
により誘電体層の上に、第１層を堆積するステップと、 （Ｇ）珪化タングステンのターゲットをスパッタリング
することにより、前記第１層の上に、第２層を堆積する
ステップと、 （Ｈ）多層ゲート電極を形成するために、前記第１層と
第２層をエッチングするステップとからなり、前記スパ
ッタリングのターゲットは、シリコン／タングステンの
比が２．５〜２．９で、 前記スパッタリングは、４０〜６０ｓｃｃｍの流速の不
活性ガスからなる第２噴域中で行われ、 前記誘電体層は、１００℃〜４００℃の温度であること
を特徴とするシリコン製ＦＥＴの製造方法。 - 【請求項１６】 ソースとゲートとドレインとを有する
電界効果型トランジスタにおいて、 前記ゲートは、五酸化タンタル層と、タングステン珪化
窒化物層と、珪化タングステン層からなる多層構造のゲ
ート電極を有することを特徴とする電界効果型トランジ
スタ。 - 【請求項１７】 前記タングステン珪化窒化物層の組成
は、Ｎが５〜３０％で、Ｓｉが４０〜６０％で、残りが
Ｗであることを特徴とする請求項１６記載の電界効果型
トランジスタ。 - 【請求項１８】 前記第２層の珪化タングステン中のシ
リコン／タングステンの比は、２．５以上であることを
特徴とする請求項１６記載の電界効果型トランジスタ。 - 【請求項１９】 前記第２層の珪化タングステン中のシ
リコン／タングステンの比は、２．５〜２．９の範囲で
あることを特徴とする請求項１６記載の電界効果型トラ
ンジスタ。 - 【請求項２０】 前記五酸化タンタル層は、積層された
五酸化タンタル層であることを特徴とする請求項１６記
載の電界効果型トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/209787 | 1998-12-11 | ||
| US09/209,787 US6339246B1 (en) | 1998-12-11 | 1998-12-11 | Tungsten silicide nitride as an electrode for tantalum pentoxide devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183349A true JP2000183349A (ja) | 2000-06-30 |
| JP4347479B2 JP4347479B2 (ja) | 2009-10-21 |
Family
ID=22780272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35361499A Expired - Fee Related JP4347479B2 (ja) | 1998-12-11 | 1999-12-13 | 電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6339246B1 (ja) |
| JP (1) | JP4347479B2 (ja) |
| KR (1) | KR100671722B1 (ja) |
| GB (1) | GB2344693B (ja) |
| TW (1) | TW442856B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518487A (ja) * | 2004-11-02 | 2008-05-29 | インテル コーポレイション | 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 |
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| US20040135218A1 (en) * | 2003-01-13 | 2004-07-15 | Zhizhang Chen | MOS transistor with high k gate dielectric |
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|---|---|---|---|---|
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