KR960030245A - 반도체 기억장치 - Google Patents

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KR960030245A
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준이치 오카무라
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사토 후미오
가부시키가이샤 도시바
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Abstract

[구성]
본 발명의 반도체 기억장치는 제1, 제2 및 제3데이터버스(12)와, 제1, 제2 및 제3데이터버스(12) 사이에 배치된 제1 및 제2메모리셀어레이(11)와, 제4, 제5데이터버스(13)와, 제1, 제2 및 제3데이터버스(12)와 제4 및 제5데이터버스(13)를 선택적으로 접속하는 제1, 제2 및 제3스위치회로(17)와, 제4 및 제5데이터버스(13)에 접속된 제1 및 제2버퍼회로(14)와, 제1 및 제2버퍼회로에 공통으로 접속된 제6데이터버스(15)와, 각 스위치회로(17)를 제어하는 제어회로(20)를 구비한다.
[효과]
본 발명을 이용함으로써, 버퍼회로의 갯수와 메모리셀어레이의 갯수를 같게 하고, 면적의 축소화를 도모하면서 용이하게 제어가 가능한 반도체 기억장치를 제공할 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 주요부를 나타낸 회로구성도, 제2도는 제1도에 나타낸 회로의 동작을 나타낸 도면, 제3도는 제1도에 나타낸 회로의 동작을 나타낸 도면, 제4도는 본 발명의 실시예를 나타낸 평면도.

Claims (10)

  1. 열방향으로 연재한 제1, 제2 및 제3데이터버스(121, 122, 123)와, 상기 제1 및 제2데이터버스 사이에 배치되고, 행렬형상으로 배치한 복수의 메모리셀을 갖춘 제1메모리셀어레이(111), 상기 제2 및 제3데이터버스 사이에 배치되고, 행렬형상으로 배치한 복수의 메모리셀을 갖춘 제2메모리셀어레이(112), 상기 제1메모리셀어레이의 일단에 행방향으로 연재한 제4데이터버스(131), 상기 제2메모리셀어레이의 일단에 행방향으로 연재한 제5데이터버스(132), 상기 제1데이터버스와 상기 제4데이터버스를 선택적으로 접속하는 제1스위치회로(171), 상기 제2데이터버스와 상기 제4데이터버스 및 상기 제5데이터버스를 각각 선택적으로 접속하는 제2스위치회로(172), 상기 제3데이터버스와 상기 제5데이터버스를 선택적으로 접속하는 제3스위치회로(173), 상기 제4데이터버스에 접속된 제1버퍼회로(141), 상기 제5데이터버스에 접속된 제2버퍼회로(142), 상기 제1 및 제2버퍼회로에 공통으로 접속된 제6데이터버스(15), 상기 제1메모리셀어레이를 선택할 때에는 상기 제1스위치회로를 상기 제1데이터버스와 상기 제4데이터버스를 접속하도록 제어함과 동시에 상기 제2스위치회로를 상기 제2데이터버스와 상기 제5데이터버스를 접속하도록 제어하고, 상기 제2메모리셀어레이를 선택할 때에는 상기 제2스위치회로를 상기 제2데이터버스와 상기 제4데이터버스를 접속하도록 제어함과 동시에 상기 제3스위치회로를 상기 제3데이터버스와 상기 제5데이터버스를 접속하도록 제어하는 제어회로(20)를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1메모리셀어레이는 행방향으로 연재하고 양단이 각각 제1센스앰프회로군 및 제2센스앰프회로군에 접속된 제1비트선군을 포함하고, 상기 제2메모리셀어레이는 행방향으로 연재하고 양단이 각각 상기 제2센스앰프회로군 및 제3센스앰프회로군에 접속된 제2비트선군을 포함하며, 상기 제1 및 제2비트선은 각각 제1 및 제2전송게이트를 매개로 상기 제2센스앰프회로군에 접속되며, 상기 제1센스앰프회로군은 상기 제1데이터버스에 선택적으로 접속되고, 상기 제2센스앰프회로군은 상기 제2데이터버스에 선택적으로 접속되고, 상기 제3센스앰프회로군은 상기 제3데이터버스에 선택적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 열방향으로 연재한 제7, 제8 및 제9데이터버스와, 상기 제7 및 제8데이터버스 사이에 배치되고, 행렬형상으로 배치한 복수의 메모리셀을 갖춘 제3메모리셀어레이, 상기 제8 및 제9데이터버스 사이에 배치되고, 행렬형상으로 배치한 복수의 메모리셀을 갖춘 제4메모리셀어레이를 더 구비하고, 상기 제1스위치회로는 상기 제7데이터버스와 상기 제4데이터버스를 선택적으로 접속하고, 상기 제2스위치회로는 상기 제8데이터버스와 상기 제4 및 상기 제5데이터버스를 선택적으로 접속하고, 상기 제3스위치회로는 상기 제9데이터버스와 상기 제5데이터버스를 선택적으로 접속하고, 상기 제어회로는 상기 제3메모리셀어레이를 선택할 때에는 상기 제1스위치회로를 상기 제7데이터버스와 상기 제4데이터버스를 접속하도록 제어함과 동시에 상기 제2스위치회로를 상기 제8데이터버스와 상기 제5데이터버스를 접속하도록 제어하고, 상기 제4메모리셀어레이를 선택할 때에는 상기 제2스위치회로를 상기 제8데이터버스와 상기 제4데이터버스를 접속하도록 제어함과 동시에 상기 제3스위치회로를 상기 제9데이터버스와 상기 제5데이터버스를 접속하도록 제어하는 제어회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1메모리셀어레이는 행방향으로 연재하고 양단이 각각 제1센스앰프회로군 및 제2센스앰프회로군에 접속된 제1비트선군을 포함하고, 상기 제2메모리셀어레이는 행방향으로 연재하고 양단이 각각 상기 제2센스앰프회로군 및 제3센스앰프회로군에 접속된 제2비트선군을 포함하며, 상기 제1 및 제2비트선은 각각 제1 및 제2전송게이트를 매개로 상기 제2센스앰프회로군에 접속되고, 상기 제1센스앰프회로군은 상기 제1데이터버스에 선택적으로 접속되고, 상기 제2센스앰프회로군은 상기 제2데이터버스에 선택적으로 접속되고, 상기 제3센스앰프회로군은 상기 제3데이터버스에 선택적으로 접속되며, 상기 제3메모리셀어레이는 행방향으로연재하고 양단이 각각 제4센스앰프회로군 및 제5센스앰프회로군에 접속된 제3비트선군을 포함하고, 상기 제4메모리셀어레이는 행방향으로 연재하고 양단이 각각 상기 제5센스앰프회로군 및 제6센스앰프회로군에 접속된 제4비트선군을 포함하며, 상기 제3 및 제4비트선은 각각 제3 및 제4전송게이트를 매개로 상기 제5센스앰프회로군에 접속되고, 상기 제4센스앰프회로군은 상기 제7데이터버스에 선택적으로 접속되며, 상기 제5센스앰프회로군은 상기 제8데이터버스에 선택적으로 접속되고, 상기 제6센스앰프회로군은 상기 제9데이터버스에 선택적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 제1메모리셀어레이의 행을 선택하고, 상기 제1메모리셀어레이와 상기 제1버퍼회로와의 사이에 삽입되어 배치된 제1행디코드회로(161)와, 상기 제2메모리셀어레이의 행을 선택하고, 상기 제2메모리셀어레이와 상기 제2버퍼회로와의 사이에 삽입되어 위치된 제2행디코드회로(162)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제4항에 있어서, 상기 제1메모리셀어레이의 행을 선택하고, 상기 제1메모리셀어레이와 상기 제1버퍼회로와의 사이에 삽입되어 배치된 제1행디코드회로와, 상기 제2메모리셀어레이의 행을 선택하고, 상기 제2메모리셀어레이와 상기 제2버퍼회로와의 사이에 삽입되어 위치된 제2행디코드회로, 상기 제3메모리셀어레이의 행을 선택하고, 상기 제3메모리셀어레이와 상기 제1버퍼회로와의 사이에 삽입되어 배치된 제3행디코드회로 및, 상기 제4메모리셀어레이의 행을 선택하고, 상기 제4메모리셀어레이와 상기 제2버퍼회로와의 사이에 삽입되어 위치된 제4행디코드회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 각각 선택적으로 활성화되는 N개의 메모리셀어레이와, N+1개의 센스앰프회로군 및 제1데이터버스군을 교대로 배치하여 구성한 메모리블럭과, 상기 메모리셀어레이에 대응하는 N개의 제2데이터버스군, 상기 제2데이터버스군과 상기 제2데이터버스군을 선택적으로 접속하는 N+1개의 절체회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제2데이터버스에 각각 대응하는 N개의 버퍼회로를 더 갖춘 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 메모리셀어레이에 대응하는 N개의 행디코드회로를 더 갖추고, 이 행디코드회로 및 이 행디코드회로에 대응하는 상기 버퍼회로가 공통의 선택신호에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 N개의 제2데이터버스군과 평행하게 배설되고, 상기 N개의 버퍼회로에 공통으로 접속된 제3데이터버스군을 갖춘 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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