JP2845713B2 - 並列ビットテストモード内蔵半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリに係り、
特に並列ビットテストモードを内蔵した半導体メモリに
関する。

【０００２】

【従来の技術】最近のダイナミック型半導体メモリ（Ｄ
ＲＡＭ）は、試験時間を短縮する目的で複数ビットの並
列テストを行うための並列ビットテストモードを有す
る。

【０００３】この並列ビットテストモードは、×１ビッ
ト構成のＤＲＡＭであっても、１ビットずつ書き込み／
読み出しを行ってメモリーの機能を１ビットずつ試験す
る代わりに、同時に複数ビットにアクセスし、多ビット
構成のＤＲＡＭでは、Ｉ／Ｏ（入／出力）の数以上のビ
ットにアクセスすることにより、同時に多くのビットの
機能をテストするものである。即ち、同時にｎビットの
メモリセルに同一データを書き込み、読み出し時には上
記ｎビットのデータを同時に読み出して各データが一致
しているか不一致かを判別し、一致／不一致に応じて例
えば‘１’／‘０’を出力するものである。このような
並列ビットテストモードにより、全ビットにアクセスす
るサイクル数を１／ｎに低減できるので、テスト時間を
大幅に短縮できる。

【０００４】並列ビットテストモードが初めて導入され
た４Ｍワード×１ビット構成の４ＭＤＲＡＭでは、ＪＥ
ＤＥＣ（ Joint Electron Device Engineering Council
）で標準化された８ビット並列テストモードが搭載さ
れていた。

【０００５】また、ＤＲＡＭの集積度が上がると、並列
ビットテストモードで同時にテストするビット数を増や
すことによってテスト時間の増加を最小限に抑えてき
た。これまでのメーカー各社の傾向は、１６Ｍ×１ビッ
ト構成の１６ＭＤＲＡＭでは１６ビット並列モードが搭
載され、６４ＭＤＲＡＭでは３２ビット並列モードが搭
載されるのが各社の流れである。

【０００６】上記したような並列ビットテストモード
は、テスト時間の短縮に貢献できるが、世代毎に並列ビ
ット幅が２倍にしか増加していないため、世代毎に全て
のセルにアクセスする時間は２倍に伸びて行かざるを得
ない。

【０００７】従って、一時的にはテスト時間の短縮に貢
献できたと思われる並列ビットテストモードであって
も、やがてはテスト時間が非常に長くなってきて、テス
トコストの上昇が避けられない状況に陥るものと予測さ
れる。

【０００８】

【発明が解決しようとする課題】上記したように従来の
並列ビットテストモード内蔵半導体メモリは、メモリ容
量の世代が進むにつれて、やがてはテスト時間が非常に
長くなってきて、テストコストの上昇が避けられない状
況に陥るおそれがあるという問題がある。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、並列テストビットの幅を自由に変えられるテ
ストモードを内蔵した並列ビットテストモード内蔵半導
体メモリを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の並列ビットテス
トモード内蔵半導体メモリは、複数個のブロックに分か
れて配置されたメモリセルアレーと、上記各ブロックに
対応して設けられた複数のデータ線対と、前記各ブロッ
クの近傍にそれぞれ設けられた複数のデータ読み出し／
書込み線対と、前記各ブロックに対応して設けられ、読
み出し時には各ブロックから前記データ線対に引き出さ
れたデータを増幅して前記データ読み出し／書込み線対
に伝達し、書込み時には前記データ読み出し／書込み線
対に書き込まれたデータを前記データ線対へ書き込むカ
ラム選択バッファ回路と、並列ビットテストモードが指
定された時に、通常の読み出し／書込みに必要なカラム
選択バッファ回路の数以上のカラム選択バッファ回路を
活性化させることにより、読み出し時には、並列ビット
テストモードが指定されていない通常モード時の読み出
しに必要な数以上のデータ読み出し／書込み線対のデー
タを論理演算してエラー検出を行い、書き込み時には、
並列ビットテストモードが指定されていない通常モード
時の書き込みに必要な前記データ読み出し／書込み線対
の数以上のデータ線対に同一データを書き込むように制
御するテスト回路とを具備し、上記テスト回路は、特殊
なエントリーサイクルによって、あるいはメモリチップ
領域上のパッドへ電気信号を与えることによって、活性
化するカラム選択バッファ回路の数を変化させることに
より、同時にテストされるビットの数を自由に変えるこ
とを特徴とする。

【００１１】

【作用】並列ビットテストモードにおける読み出し時
に、複数のデータ読み出し／書込み線対をワイヤード・
オア接続してデータを読み出す方式を有するので、セル
アレーのブロック活性化信号を複数同時にアクティブに
して１対のデータ読み出し／書込み線につながるカラム
選択バッファ回路を複数個同時に活性化することによっ
て、１対のデータ読み出し／書込み線に読み出されるデ
ータの数を複数にして多ビットの幅を広げることが可能
になる。

【００１２】書込み時には、複数のデータ読み出し／書
込み線対からデータ線対へ書込むためのゲートをアクテ
ィブになったブロックに対応して活性化することによっ
て、自動的に複数ブロックのセルに書き込むことができ
る。

【００１３】これにより、例えば６４ＭＤＲＡＭを例に
とると、ＪＥＤＥＣで標準化されると思われる３２ビッ
ト並列テストモードの他に、６４ビット、１２８ビッ
ト、２５６ビットとビット幅を広げることが可能にな
り、一段とテスト時間を短縮できる可能性のあるＤＲＡ
Ｍを実現することが可能になる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る６４Ｍワ
ード×１ビット構成の６４ＭＤＲＡＭのセルアレー構成
を示している。

【００１５】図１は、本発明の並列ビットテストモード
内蔵半導体メモリの一実施例に係る６４Ｍワード×１ビ
ット構成の６４ＭＤＲＡＭのセルアレー構成を示してい
る。チップ領域上に形成されている６４Ｍビットセルア
レー（６４Ｍアレー）は、４個の１６Ｍビットアレー
（１６Ｍアレー）１１…に分割されており、ロー方向に
隣り合う２個の１６Ｍアレーのロー方向中間部に共通に
ローデコーダ１２が配置されており、各１６Ｍアレーの
カラム方向一端側（チップ領域中央側）にそれぞれ対応
してカラムデコーダ１３…が配置されている。各１６Ｍ
アレー１１…は１６個の１Ｍセルアレーブロック（１Ｍ
ブロック）１１１…に分割されている。また、各１６Ｍ
アレー１１…の近傍を通過するようにそれぞれ対応して
８対（ペア）のデータ読み出し／書込み線（ＲＷＤ線）
が形成されている。まず、図１のＤＲＡＭの読み出し系
について詳細に説明する。上記各１６Ｍアレー１１…に
それぞれ対応する８対のＲＷＤ線はリードマルチプレク
サ１４に接続されている。図２は、図１中の１６Ｍアレ
ーの１個分とこれに対応するカラム選択バッファ（ＤＱ
バッファ）および８対のＲＷＤ線を取り出して詳細に示
す。図３は、図２中の破線で囲んだ部分（例えばｎ＝２
のブロックＬ、Ｒに対応するＤＱバッファおよびＤＱ線
を取り出して詳細に示す。

【００１６】図２、図３に示すように、１６Ｍアレー
は、左右に隣り合う２個で１組をなす１Ｍブロック１１
１が８組並んでおり、便宜上、組番号ｎ（０〜７）、ブ
ロック番号ｍ（１〜１６）を付記し、各組内の左側のブ
ロックを記号Ｌ、各組内の右側のブロックを記号Ｒで現
わしている。

【００１７】上記各ブロック１１１には、それぞれ対応
して４個のＤＱバッファ２１…が設けられており、各ブ
ロック１１１の近傍に共通に８対のＲＷＤｉ線（ｉ＝０
〜７）が設けられている。また、上記１６Ｍアレー１１
の両側および各ブロック１１１相互間にはそれぞれ４対
のデータ線（ＤＱ線）が通過している。各ブロックの両
側に位置する４対のＤＱ０ｉ、／ＤＱ０ｉ線、〜、ＤＱ
３ｉ、／ＤＱ３ｉ線は、後述するように対応するブロッ
クのＤＱバッファ２１…に接続されている。そして、各
組内のブロックＬに対応するＤＱバッファ２１…は４対
のＲＷＤ０〜ＲＷＤ３線に接続され、ブロックＲに対応
するＤＱバッファ２１…は残りの４対のＲＷＤ４〜ＲＷ
Ｄ７線に接続されている。

【００１８】いま、例えばｎ＝２、Ｌのブロックが活性
化された場合には、このブロックの両側の合計８対のＤ
Ｑ線にデータが読み出される。このデータは、上記ｎ＝
２のＬ、Ｒのブロックに対応する８個のＤＱバッファ２
１…に入力されてそれぞれ増幅され、８対のＲＷＤ０線
〜ＲＷＤ７線に選択的に出力される。この場合には、Ｄ
Ｑ０４〜ＤＱ３４線、／ＤＱ０４〜／ＤＱ３４線がｎ＝
２、Ｌのブロックに対応する４個のＤＱバッファに入力
され、ＤＱ０５〜ＤＱ３５線、／ＤＱ０５〜／ＤＱ３５
線がｎ＝２、Ｒのブロックに対応する４個のＤＱバッフ
ァ２１…に入力される。

【００１９】上記とは逆に、ｎ＝２、Ｒのブロックが活
性化された場合には、やはり、このブロックの両側の合
計８対のＤＱ線にデータが読み出され、上記ｎ＝２の
Ｌ、Ｒのブロックに対応する８個のＤＱバッファ２１…
に入力されてそれぞれ増幅され、８対のＲＷＤ線に選択
的に出力される。この場合には、ＤＱ０５〜ＤＱ３５
線、／ＤＱ０５〜／ＤＱ３５線がｎ＝２、Ｌのブロック
に対応する４個のＤＱバッファ２１…に入力し、ＤＱ０
６〜ＤＱ３６線、／ＤＱ０６〜／ＤＱ３６線がｎ＝２、
Ｒのブロックに対応する４個のＤＱバッファ２１…に入
力する。

【００２０】上記各組内で隣り合ったＲとＬの２個のブ
ロックは同時に活性化されることはないので、上記した
ように左右のブロックでＤＱバッファを共有することが
可能になっている。

【００２１】他の組のブロックが活性化された場合で
も、上記と同じように、活性化されたブロックの両側に
形成されている４対ずつのＤＱ線が上記他の組のブロッ
クに対応する４個ずつ合計８個のＤＱバッファに入力さ
れてデータが増幅される。図４は、図３中のｎ＝２、Ｌ
のブロックの一部を拡大して示している。

【００２２】ここで、ＢＬ、／ＢＬ…は８対（１６本）
のビット線、ＷＬ…は４本のワード線、ＭＣ…は３２ビ
ット分のメモリセルを示している。このメモリセルＭＣ
は、１個のＭＯＳトランジスタと１個のキャパシタとか
らなり、前記ビット線ＢＬ、／ＢＬ…とワード線ＷＬ…
との交点近傍に設けられている。

【００２３】また、各ビット線対ＢＬ、／ＢＬ（これを
カラムと呼ぶ）には、信号増幅回路および増幅前にビッ
ト線対を所定の電位に固定するための回路を含むセンス
アンプ・ビット線プリチャージ回路４１…がブロックの
左右に分けられて接続されている。

【００２４】さらに、前述したようにブロックの両側に
形成されている４対ずつのＤＱ線は、カラム選択線ＣＳ
Ｌがゲートに入力しているＮＭＯＳトランジスタ（カラ
ム選択ゲート、ＤＱゲート）４２…を介して８対のビッ
ト線ＢＬ、／ＢＬと接続されるようになっている。

【００２５】この構成により、ワード線ＷＬで選択され
たメモリセルＭＣのデータをセンスアンプ４１で増幅
し、１本のＣＳＬで選択されたデータをブロックの左右
の合計８対のＤＱ線に読み出すことが可能になってい
る。

【００２６】なお、図４は、１本のＣＳＬで選択される
８カラムのみ示したが、この構成が繰り返されており、
各ＣＳＬ毎に８カラムずつ８対のＤＱ線に接続されるよ
うになっている。図５は、図３中のＤＱ線の１対分をｎ
＝２のＬ、Ｒのブロックで共有されているＤＱバッファ
に選択的に接続するためのスイッチ回路の一例を示す。
このスイッチ回路は、相補的な信号ＤＱＳＷ、／ＤＱＳ
Ｗがゲートに入力するＣＭＯＳトランスファゲート５１
…群が用いられている。

【００２７】ここで、ＤＰ０２Ｌ、／ＤＰ０２Ｌ、〜Ｄ
Ｐ３２Ｌ、／ＤＰ３２Ｌは、ｎ＝２のＬのブロックに対
応するＤＱバッファに接続されるＤＱ線対、ＤＰ０２
Ｒ、／ＤＰ０２Ｒ、〜ＤＰ３２Ｒ、／ＤＰ３２Ｒは、ｎ
＝２のＲのブロックに対応するＤＱバッファに接続され
るＤＱ線対である。図６は、図１中のリードマルチプレ
クサ１４の一例を示す。

【００２８】ここで、８１…はＰＭＯＳトランジスタ、
８２…はＮＭＯＳトランジスタ、８３…はインバータ、
８４…は二入力ノアゲート、８５１、８５２は四入力ナ
ンドゲートである。

【００２９】１６個のＰＭＯＳトランジスタ８１…と、
２個のＮＭＯＳトランジスタ８２…と、４個のインバー
タ８３…と、２個の二入力ノアゲート８４…とが図示の
ように接続されてなる１組の回路が、１個の１６Ｍアレ
ーに対応して２組設けられている。そして、４個の１６
Ｍアレーのそれぞれの第１の組の回路の出力信号である
ＴＲＤｊ（ｊ＝０〜３）が第１の四入力ナンドゲート８
５１に入力し、第２の組の回路の出力信号である／ＴＲ
Ｄｊが第２の四入力ナンドゲート８５２に入力してい
る。

【００３０】上記各組の回路において、データを取り込
む前にＭＲＤＥＱ信号が一時的に“Ｈ”になり、これに
よりＮチャネルトランジスタ８２がオンになり、二入力
ノアゲート８４…の入力ノードであるＴＭＲＤ０ｊ、Ｔ
ＭＲＤ１ｊ、／ＴＭＲＤ０ｊ、／ＴＭＲＤ１ｊが低レベ
ルにセッティングされる。ここで、図６のリードマルチ
プレクサの通常モードにおける読み出し動作および並列
ビットテストモードにおける複数ビットのデータ縮約動
作を説明する。

【００３１】通常の×１ビット構成のＤＲＡＭにおける
通常モードの読み出し動作時には、各１６Ｍアレー１１
内の１つのブロック１１１が活性化されて８ビットのデ
ータが８対のＲＷＤ線に読み出された後で、／ＤＴＸＲ
ｉ０〜／ＤＴＲＸｉ０（ｉ＝０〜７）信号の中でアドレ
ス選択された１つだけが低レベルになる。それに対応し
て、ＲＷＤ線の１ビットデータが選択的にＴＭＲＤ０
０、ＴＭＲＤ１０と／ＴＭＲＤ００、／ＴＭＲＤ１０に
伝達され、さらに、２入力ノアゲート８４を通ってＴＲ
Ｄ０、／ＴＲＤ０信号として伝わる。

【００３２】同様に、他の１６Ｍアレーでも、ＲＷＤ線
へデータが出てくるが、選択されていない他の１６Ｍア
レーからのＴＲＤｊ、／ＴＲＤｊは高レベルであるの
で、アドレス選択された１６Ｍアレーのデータのみが４
入力ナンドゲート８５を通ってＲＮＡＮＤ、／ＲＮＡＮ
Ｄ信号として出力される。

【００３３】一方、並列ビットテストモードの読み出し
動作時には、／ＤＴＸＲ００〜／ＤＴＸＲ７０信号が全
て低レベルになるので、ＲＷＤ００〜ＲＷＤ７０あるい
は／ＲＷＤ００〜／ＲＷＤ７０のデータの中で一つでも
低レベルの信号が存在していれば、ＴＲＤ０あるいは／
ＴＲＤ０が低レベルになる。

【００３４】従って、エラーがない状態では、４個の１
６Ｍアレーにそれぞれ対応するＲＷＤ線が全て“Ｈ”で
あれば、ＲＮＡＮＤ信号は“Ｌ”、／ＲＮＡＮＤ信号は
“Ｈ”となり、上記ＲＷＤ線が全て“Ｌ”であれば、Ｒ
ＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となる。

【００３５】上記とは逆に、１ビットでもエラーがあれ
ば、上記ＲＷＤ線の中に“Ｌ”と“Ｈ”が混在している
ことになり、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝
“Ｈ”となる。

【００３６】図７は、図６のリードマルチプレクサから
ＲＮＡＮＤ、／ＲＮＡＮＤを受けてＲＤ、／ＲＤ信号を
生成する回路およびこのＲＤ、／ＲＤ信号を受けて出力
データＤｏｕｔを出力する出力バッファ回路の一例を示
す。

【００３７】図７中、論理回路の記号は、前述した図６
中に示した論理回路の記号と同様にあるいは準じて示し
ており、個々の符号の表示を省略する。以下の説明にお
いても同様である。

【００３８】／ＴＲＤＥＮＢ信号は、ＲＮＡＮＤ、／Ｒ
ＮＡＮＤのデータが確定した時期を見計らって“Ｈ”か
ら“Ｌ”になる同期信号であり、チップ領域内のタイマ
ーにより発生される信号である。ＴＥＳＴ、／ＴＥＳＴ
はモード指定信号、ＥＮＢＬは出力イネーブル信号であ
る。次に、図６および図７の回路の動作を説明する。

【００３９】通常モードの読み出し動作時には、図７中
のＴＥＳＴ＝“Ｌ”、／ＴＥＳＴ＝“Ｈ”であり、ＲＮ
ＡＮＤ、／ＲＮＡＮＤ信号がノアゲート７１…を経てＲ
Ｄ、／ＲＤ信号として出力し、出力バッファ回路に入力
する。

【００４０】この場合、選択されたＲＷＤ線が“Ｈ”、
／ＲＷＤ線が“Ｌ”の場合は、ＲＮＡＮＤ＝“Ｌ”、／
ＲＮＡＮＤ＝“Ｈ”となるので、ＲＤ＝“Ｈ”、／ＲＤ
＝“Ｌ”となり、Ｄｏｕｔは‘１’となる。上記とは逆
に、選択されたＲＷＤ線が“Ｌ”、／ＲＷＤ線が“Ｈ”
であれば、Ｄｏｕｔは‘０’となる。

【００４１】一方、並列ビットテストモードの読み出し
動作時には、ＴＥＳＴ＝“Ｈ”、／ＴＥＳＴ＝“Ｌ”で
ある。この場合、エラーがなければ、ＲＮＡＮＤと／Ｒ
ＮＡＮＤが相補信号になり、ＲＤ＝“Ｈ”、／ＲＤ＝
“Ｌ”となり、Ｄｏｕｔは‘１’となる。即ち、３２本
のＲＷＤ線が全て“Ｈ”、３２本の／ＲＷＤ線が全て
“Ｌ”の場合には、ＲＮＡＮＤ＝“Ｌ”、／ＲＮＡＮＤ
＝“Ｈ”となり、ＲＤ＝“Ｈ”、／ＲＤ＝“Ｌ”とな
る。同様に、３２本のＲＷＤ線が全て“Ｌ”、３２本の
／ＲＷＤ線が全て“Ｈ”の場合には、ＲＮＡＮＤ＝
“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となり、ＲＤ＝“Ｈ”、
／ＲＤ＝“Ｌ”となる。

【００４２】上記とは逆に、エラーが少なくとも一個あ
れば（３２本のＲＷＤ線、／ＲＷＤ線に“Ｌ”と“Ｈ”
が混在していれば）、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮ
Ｄ＝“Ｈ”になり、ＲＤ＝“Ｌ”、／ＲＤ＝“Ｈ”にな
り、Ｄｏｕｔは‘０’となる。但し、書込まれた同一デ
ータ（この例では８×４＝３２ビット）が全てエラーと
なって全データが反転してしまった場合は、本当はエラ
ーであるがＤｏｕｔは‘１’となるので、エラーなしの
誤判断をしてしまうが、このようなことが起こる確率は
非常に小さく、実際上問題ないと考えられる。

【００４３】上記したような動作により、同一データを
書き込んだ時に、それらが揃っているか否かの判定が可
能となり、エラーがない場合にはＤｏｕｔは‘１’にな
り、エラーが少なくとも１個ある場合にはＤｏｕｔは
‘０’になる。図８は、図３中のＤＱバッファの一例を
示す回路図である。

【００４４】ここで、ＤＰｉｎｌ、／ＤＰｉｎｌ（ｉ＝
０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）は、ＤＱバッファ
（ｉ＝０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）に対応して接
続されるＤＱ線対である。ＤＱバッファ自体の構成はよ
く知られているので、その説明を省略する。図９は、図
８のＤＱバッファの制御信号の発生回路の一例を示す。

【００４５】ここで、ＱＳＥＬ発生回路部９１に入力す
るＲＥＦ８Ｋ、ＲＥＦ４Ｋ、ＲＥＦ２Ｋは、対応して８
Ｋリフレッシュサイクル、４Ｋリフレッシュサイクル、
２Ｋリフレッシュサイクルを表わす信号である。

【００４６】６４ＭＤＲＡＭのリフレッシュサイクル
は、図１０に示す８Ｋリフレッシュサイクル、図１１に
示す４Ｋリフレッシュサイクル、図１２に示す２Ｋリフ
レッシュサイクルの３通りがある。これらの図で斜線で
示したブロックは、同時に活性化されるブロックを表わ
している。

【００４７】図１０に示すように、８Ｋリフレッシュサ
イクルでは、１サイクル中に各１６Ｍアレー毎に１ブロ
ックのみが活性化され、全体で４ブロック（図１中の例
えば斜線で示す４ブロック）が同時に活性化される。そ
して、上記４ブロックにおいて、それぞれ８ビットに同
時に同一データを書き込むことができ、また、同時に読
み出すことができる。従って、全体で３２ビットのセル
に同時に同一データを書き込むことができ、さらに、同
時に３２ビットからの情報を読み出すことができる。

【００４８】図１１に示すように、４Ｋリフレッシュサ
イクルでは、１サイクル中に各１６Ｍアレー毎に２ブロ
ックのみが活性化され、全体で８ブロックが同時に活性
化される。

【００４９】図１２に示すように、２Ｋリフレッシュサ
イクルでは、１サイクル中に各１６Ｍアレー毎に４ブロ
ックのみが活性化され、全体で１６ブロックが同時に活
性化される。また、各リフレッシュサイクルでアドレス
割付は異なっており、それぞれ図に示すようになってい
る。次に、図９のＤＱバッファ制御信号発生回路の動作
を説明する。

【００５０】ＲＳＬｎｌ（ｎ＝０〜７、ｌ＝Ｒ、Ｌ）は
ローブロック選択信号であり、ＱＤＲＶはライト動作時
に“Ｈ”になるパルス信号である。ＱＳＥは読み出し時
にＤＱバッファを活性化する信号である。

【００５１】いま、通常動作モードの８Ｋリフレッシュ
サイクルでは、ＲＥＦ２Ｋ＝“Ｌ”、ＲＥＦ８Ｋ＝
“Ｈ”であるので、ＤＱバッファグループ選択信号ＱＳ
ＥＬを決めるアドレス信号Ａ８Ｃ、／Ａ８Ｃ、Ａ９Ｃ、
／Ａ９Ｃは全て選択能力がなくなり、ＱＳＥＬは４信号
ともに“Ｈ”になり、ローブロック選択信号ＲＳＬｎ
Ｌ、ＲＳＬｎＲにより選択される８個のＤＱバッファの
みが選択されて活性化される。

【００５２】通常動作モードの４Ｋリフレッシュサイク
ルでは、ＲＥＦ２Ｋ＝“Ｌ”、ＲＥＦ８Ｋ＝“Ｌ”であ
るので、ＱＳＥＬを決めるアドレス信号の中でＡ８Ｃ、
／Ａ８Ｃだけが効くことになり、ＲＳＬｎＬ、ＲＳＬｎ
Ｒにより選択された２ブロックの中からＡ８Ｃで決まる
一方のブロックに対応するＤＱバッファブロックのみが
選択されて活性化される。

【００５３】また、通常動作モードの２Ｋリフレッシュ
サイクルでは、ＲＥＦ２Ｋ＝“Ｈ”、ＲＥＦ８Ｋ＝
“Ｌ”であるので、４個のＱＳＥＬはＡ８Ｃ、Ａ９Ｃで
完全にデコードされ、同時に活性化された４個のブロッ
クの中から選択された１ブロックのＤＱバッファグルー
プのみが選択活性化される。

【００５４】一方、３２ビット並列テストモード時は、
通常動作モードと変わりないが、６４ビット並列テスト
モード時では、４Ｋリフレッシュ以下のサイクル（４
Ｋ、２Ｋ、１Ｋ）でテストを行う。

【００５５】ＤＲＡＭが４Ｋリフレッシュサイクル以下
の製品である場合には、６４ビット並列テストモードで
もリフレッシュサイクルは不変であるが、８Ｋリフレッ
シュサイクル品である場合には、６４ビット並列テスト
モードにエントリーした場合には強制的に４Ｋリフレッ
シュになる。

【００５６】さらに、ＱＳＥＬのＡ８Ｃ、／Ａ８Ｃによ
る選択能力をなくし、同時に活性化したブロックの中で
Ａ８Ｃで決まる２ブロックのＤＱバッファを同時に活性
化させる。

【００５７】同様に、１２８ビット並列テストモード時
は、２Ｋリフレッシュ以下のサイクルでテストを行う。
つまり、２Ｋ、１Ｋリフレッシュ品はそのままでよい
が、８Ｋ、４Ｋリフレッシュサイクル品では、１２８ビ
ット並列テストモードにエントリーすると強制的に２Ｋ
リフレッシュサイクルになる。

【００５８】さらに、ＱＳＥＬにおいてＡ８Ｃ、／Ａ８
Ｃ、Ａ９Ｃ、／Ａ９Ｃの選択能力をなくする。これによ
って、同時に活性化されているブロックのうちで、Ａ８
Ｃ、Ａ９Ｃで選択される４ブロックのＤＱバッファを同
時に活性化させる。同様に、２５６ビット並列テストモ
ード時は、１Ｋリフレッシュサイクルでテストすること
になる。

【００５９】従って、１Ｋリフレッシュサイクル品で
は、通常モードとリフレッシュサイクルは不変でよい
が、それ以外の製品では２５６ビット並列テストモード
にエントリーすると強制的に１Ｋリフレッシュサイクル
になる。さらに、ＱＳＥＬの選択能力はなくなり、Ａ８
Ｃ、Ａ９Ｃ、Ａ１０Ｒで選択される８ブロックのＤＱバ
ッファが全て活性化されることになる。

【００６０】なお、本実施例のシステムでは、１組のブ
ロックのＬ、ＲでＤＱバッファが共有されており、これ
以上の縮約は不可能であるので、５１２ビット並列テス
トはできない。図１３は、図８のＤＱバッファが選択活
性化された場合の読み出し動作を示すタイミング図であ
る。ここで、ＱＤＲＶはライト動作時に“Ｈ”になるパ
ルス信号、ＱＳＥはリード時にＤＱバッファを活性化す
る信号である。

【００６１】このＤＱバッファ自体の動作はよく知られ
ているので、以下、簡単に述べる。／ＲＡＳ（ローアド
レスストローブ）信号の活性化と共にローアドレスを取
り込み、次に、／ＣＡＳ（カラムアドレスストローブ）
信号の活性化と共にカラムアドレスを取り込んでＣＳＬ
を選択し、対応するデータを／ＤＦＬＴＣ信号の活性化
のタイミングでラッチする。その前に、ローアドレスに
等しいカラムアドレスに対応するＣＳＬを選択し、対応
するデータを仮にラッチしているが、これは、上記／Ｃ
ＡＳ信号の活性化により読み出されたデータ（必要なデ
ータ）のラッチにより破棄される。

【００６２】上記したようなＤＱバッファの構成、動作
から明らかなように、本実施例のシステムでは、同一の
ＲＷＤ線につながる複数のＤＱバッファが同時に活性化
された場合には、ＲＷＤ線にワイヤードオアで演算され
ることがわかる。

【００６３】従って、同一データが書き込まれた場合、
正しく読み出されると、ＲＷＤ線、／ＲＷＤ線にはその
書き込まれたデータが正しく読まれるが、書き込まれた
同一データの少なくとも１ビットにエラーが発生すれ
ば、ＲＷＤ、／ＲＷＤ（何れも“Ｈ”プリチャージ）が
共に“Ｌ”レベルに落ちエラー検出される。

【００６４】但し、全ビットがエラーを起こした場合に
はＲＷＤ、／ＲＷＤが逆データを転送することになりエ
ラー検出はできないが、図６のリードマルチプレクサに
おいて他のブロックとの演算を取る箇所（四入力ナンド
ゲート）でエラー検出が可能である。勿論、全アレーの
全ビットでエラーを起こした場合には、エラー検出が不
可能である。次に、図１のＤＲＡＭの書込み系について
説明する。図１４は、入力バッファ回路の一例を示す。

【００６５】この入力バッファ回路自体の構成は、よく
知られているので、その説明を省略する。ＤＩＮは入力
パッドから入力された書込みデータであり、ＶＲＥＦは
チップ内で発生された基準電圧である。入力バッファ回
路で増幅されたＤＩＮは、相補的なデータＷＤ、／ＷＤ
となってディマルチプレクサに入力する。図１５は、デ
ィマルチプレクサの一例を示す。このディマルチプレク
サ自体の構成は、よく知られているので、その説明を省
略する。図１６は、図１４、図１５の回路の制御信号の
タイミングチャートを示す。次に、図１４、図１５の回
路の動作を説明する。

【００６６】入力バッファ回路は、ＤＩＮを増幅し、相
補的なデータＷＤ、／ＷＤとしてディマルチプレクサに
入力する。ディマルチプレクサは、ＷＤ、／ＷＤをＲＷ
Ｄｉｊ、／ＲＷＤｉｊ（ｉ＝０〜７；ｊ＝０〜３）線対
に伝達する。

【００６７】この場合、通常動作モードにおいては、８
×４個の／ＤＴＸＷｉｊ信号（ｉ＝０〜７；ｊ＝０〜
３）の内からアドレス選択された１信号のみが低レベル
になるので、対応するＲＷＤｉｊ、／ＲＷＤｉｊに選択
的にデータを伝える。これに対して、３２ビットテスト
モード時には、８×４個の／ＤＴＸＷｉｊ信号の全てが
低レベルに落ちるので、全てのＲＷＤ線対にデータを伝
える。上記したようにＲＷＤ線対まで伝達された書込み
データは、前出の図８と図９の回路によりＤＱ線対へ書
き込まれる。

【００６８】即ち、通常モード時には、図９の回路にお
いてＲＳＬｎＬ信号、ＲＳＬｎＲ信号およびＱＳＥＬ信
号で選択された／ＷＧＴ信号により選択的にＲＷＤ線対
のデータがＤＱ線対に書き込まれる。これに対して、３
２ビットテストモード時には、読み出し時と同様に、Ｑ
ＳＥＬ信号の選択能力を落とすことにより、多ビットに
同時に書込みを行う。

【００６９】この場合、６４ビット並列テストモード
は、４Ｋリフレッシュサイクル以下でテストするものと
すれば、８Ｋリフレッシュサイクル品では６４ビット並
列テストモードにエントリーすると強制的に４Ｋリフレ
ッシュサイクルで動作するようになる。そして、図９の
ＱＳＥＬ発生回路部９１において、Ａ８Ｃの選択能力が
なくなるので、同時に活性化されたブロックのなかでＡ
８Ｃで区別される２ブロックに対応する／ＷＧＴ信号の
レベルが落ち、ＤＱ線対に書込みが可能となる。

【００７０】同様に、１２８ビット並列テストモード
は、２Ｋリフレッシュサイクル以下でテストするものと
すれば、４Ｋリフレッシュ品あるいは８Ｋリフレッシュ
品は１２８ビット並列テストモードにエントリーすると
強制的に２Ｋリフレッシュサイクルになる。そして、Ｑ
ＳＥＬ発生回路部９１において、Ａ８Ｃ、Ａ９Ｃの選択
能力がなくなり、同時に活性化されるブロックのなかの
Ａ８Ｃ、Ａ９Ｃで区別される４ブロックに対応する／Ｗ
ＧＴ信号のレベルが落ち、ＤＱ線対に書込みが可能とな
る。

【００７１】同様に、２５６ビット並列テストモード
は、１Ｋリフレッシュサイクルでテストするものとすれ
ば、２５６ビット並列テストモードにエントリーすると
強制的に１Ｋリフレッシュになる。そして、ＱＳＥＬ発
生回路部９１において、ＱＳＥＬ信号、ＲＳＬｎＲ信
号、ＲＳＬｎＬ信号の選択能力が落ち、Ａ８Ｃ、Ａ９
Ｃ、Ａ１０Ｒで区別される８ブロックに対応する／ＷＧ
Ｔ信号のレベルが落ち、対応するＤＱ線対に書込みが可
能となる。図１７は、図６のリードマルチプレクサの／
ＤＴＸＲｉｊ信号および図１５のディマルチプレクサの
／ＤＴＸＷｉｊ信号の発生回路の一例を示す。図１８
（ａ）は、図９、図１７中のリフレッシュサイクルを決
める信号および図１７のＰＢＴＥＳＴ信号の発生回路の
一例を示す。図１８（ｂ）、（ｃ）は、図１８（ａ）中
のリフレッシュサイクル制御信号の状態の真理値を示
す。

【００７２】ＲＥＦ８Ｋ、ＲＥＦ４Ｋ、ＲＥＦ２Ｋ、Ｒ
ＥＦ１Ｋは、それぞれ対応して８Ｋリフレッシュサイク
ル、４Ｋリフレッシュサイクル、２Ｋリフレッシュサイ
クル、１Ｋリフレッシュサイクルでワード線ＷＬを立ち
上げ、センスアンプを活性化する信号である。これらの
信号は、ブロック選択信号ＲＳＬｎＬ、ＲＳＬｎＲの発
生回路やワード線ドライバ、センスアンプ活性化信号発
生回路にも入力されている。

【００７３】なお、本発明の並列ビットテストモード
は、ビット幅を２倍ずつ広げていくが、活性ブロックを
増やすことにより実現しているので、ビット間の独立性
を保存することが可能である。

【００７４】また、例えば４Ｋリフレッシュサイクル品
を６４ビット並列でテストする場合には、特に活性化ブ
ロックが増えるわけではないので問題ないが、例えば８
Ｋリフレッシュサイクル品を６４ビット並列テストする
場合には、活性化ブロックが通常モードに比べて２倍に
増えるので、パワー、ノイズ等の状況が通常に比べて大
きくなるという問題があるように考えられる。つまり、
通常使用条件とは異なった条件でテストすることにな
り、正しい評価ができていない危険性が潜んでいるので
はないかと思われがちである。

【００７５】しかし、もともと２Ｋリフレッシュまでの
通常動作は保証しなければならず、本来、時短を目的と
した並列ビットテストは、ビット単位の機能を確認する
ためのものであり、このようなパワー、ノイズに絡んだ
不良を試験・評価するものではない。仮に、ノイズ等が
影響するとしても、並列ビットテストは通常条件よりも
厳しい条件による試験であるので、パスした製品は安心
して出荷、搭載できる。

【００７６】しかし、例えば１Ｋリフレッシュサイクル
（２５６ビットテストモード）にもなると、同時に活性
化されるブロックが非常に多くなるので、センスアンプ
を活性化する時の電流ピークがあまりにも多くなり、誤
動作に至る危険が高い。そこで、この時には、センスア
ンプを活性化するドライバの駆動能力（トランジスタ寸
法）を絞って電流量を制限することも考えられる。

【００７７】勿論、このようなやり方ではビット線をリ
ストアーする時間（‘０’、‘１’に完全に増幅するま
での時間）が長く必要となるので、サイクル時間を長く
とることが必要になり、全体としてのテスト時間短縮は
１２８ビットテストモードの半分にはならないが、サイ
クルタイムの中に占めるビット線リストア時間の割合は
１／３程度であるので、たとえ２倍に伸ばしても、２／
３には短縮できるという効果がある。

【００７８】また、図１に示したＤＲＡＭのようなカラ
ムデコーダが複数のセルアレーに共通するシステムで
は、各ブロック毎に独立に不良カラムをスペアカラムに
置き換えられるリダンダンシー方式を採用した場合（例
えば本願出願人の出願に係る特願平４−６４９７９
号）、同時に活性化されるブロックに異なるアドレスの
カラム不良がある時は救済不可能となる。

【００７９】従って、図１０から分るように、８Ｋリフ
レッシュサイクル品では、１ブロックしか活性化されな
いので、各１６ブロックに存在するカラム不良は救済範
囲であれば全て救える。

【００８０】これに対して、図１１に示したような４Ｋ
リフレッシュサイクル品では、２ブロックが同時に活性
化されるので、この２ブロックに異なるアドレスにカラ
ム不良があればそれは救済できず、不良品となる。同様
に、図１２に示したような２Ｋリフレッシュサイクル品
では、同時に活性化される４ブロックに異なるアドレス
のカラム不良があれば不良品となる。従って、８Ｋリフ
レッシュサイクル品は、より多くのカラム不良が存在し
ていても救済できるので、良品として出荷できる。

【００８１】ところが、この８Ｋリフレッシュサイクル
品を６４ビット以上の並列テストを行う場合に問題が起
こる危険性がある。つまり、８Ｋリフレッシュ品を６４
ビット並列でテストする場合、活性化ブロックが２個に
増えるので、これらに異なるアドレスのカラム不良があ
ると、テストができなくなる。

【００８２】このように、製品本来のリフレッシュサイ
クルよりもリフレッシュサイクルを小さくして多くのビ
ットを同時にテストしようとした場合、カラム不良の状
況によってはテスト不可能となる危険がある。

【００８３】このようなことを製品毎に判断するため
に、何Ｋリフレッシュまでリフレッシュサイクルを小さ
くできる（何ビット並列テストまで可能）という情報を
製品毎に付加する必要がある。この方法としては、いろ
いろ考えられる。

【００８４】例えば、パッケージのマーキングに本来の
リフレッシュサイクルの情報に加えて、リフレッシュサ
イクルをどこまで小さくできるかの情報をマーキングを
する方法がある。

【００８５】または、図１９に示す回路を複数のＩ／Ｏ
パッド（Ｉ／Ｏピン）１９１に対応して設けておき、組
立前テスト後のリダンダンシーフューズ１９２を切断す
る時にプログラムし、組立後、Ｉ／Ｏピン１９１に電源
電位Ｖcc以上の高電圧を加えた時にＩ／Ｏピン１９１と
Ｖccノードとの間に電流が流れるか否かによってこの情
報を付加する方法もある。

【００８６】勿論、図１９の回路において、２個のＮＭ
ＯＳトランジスタ１９３、１９４は、２個、ＮＭＯＳに
限らず、また、トランジスタの代わりにダイオードを用
いても構わないし、図１９の回路を付加するピンはＩ／
Ｏピンに限らず、アドレスピンなどの何れのピンでも構
わない。以上は６４Ｍワード×１ビット構成のＤＲＡＭ
について説明したが、×４以上の多ビット品についても
本発明を適用できる。

【００８７】また、本発明に係るテストモードにエント
リーする方法は、いろいろ考えられるが、例えばＷＣＢ
Ｒサイクルで／ＲＡＳ信号の活性化時にローアドレスを
設定することにより、３２ビット、６４ビット、１２８
ビット、２５６ビットの並列テストモードに区別してエ
ントリーする方法が一般的であろう。

【００８８】

【発明の効果】上述したように本発明の半導体メモリに
よれば、並列テストビットの幅を自由に変えられるテス
トモードを内蔵でき、６４ＭＤＲＡＭを例にとると並列
ビットテストの縮約ビット幅を標準化された３２ビット
よりも増やすことができるため、テスト時間を大幅に短
縮することが可能となり、テストに必要なコストを削減
することにつながる。例えば、６４ＭＤＲＡＭを２５６
ビット並列でテストを行えば、２５６Ｋサイクルで全ビ
ットにアクセスが可能となる。

【００８９】従って、テスト項目が変わらないと仮定す
ると、２５６ＫＤＲＡＭと同じ時間で機能テストを終了
することができ、４世代に遡る効果を発揮でき、テスト
コストの削減に与えるインパククトは絶大である。

【図面の簡単な説明】

【図１】本発明の並列ビットテストモード内蔵半導体メ
モリの一実施例に係る６４Ｍワード×１ビット構成の６
４ＭＤＲＡＭのセルアレー構成を示す図。

【図２】図１中の１６Ｍアレーの１個を取り出して詳細
に示す回路図。

【図３】図２中の１Ｍブロックの１組分に対応するＤＱ
バッファおよびＤＱ線対を取り出して詳細に示す回路
図。

【図４】図３中のｎ＝２、Ｌの１Ｍブロックの一部を拡
大して示す回路図。

【図５】図３中の左右の１Ｍブロックで共有されている
ＤＱバッファへのデータ接続を可能にするスイッチ回路
の一例を示す回路図。

【図６】図１中のリードマルチプレクサの一例を示す回
路図。

【図７】図８中のＲＮＡＮＤ、／ＲＮＡＮＤ信号を受け
てＤｏｕｔを出力する出力バッファ回路の一例を示す回
路図。

【図８】図３中のＤＱバッファの一例を示す回路図。

【図９】図８のＤＱバッファの制御信号の発生回路の一
例を示す回路図。

【図１０】６４ＭＤＲＡＭの８Ｋリフレッシュサイクル
品のアドレス割付けを示す図。

【図１１】６４ＭＤＲＡＭの４Ｋリフレッシュサイクル
品のアドレス割付けを示す図。

【図１２】６４ＭＤＲＡＭの２Ｋリフレッシュサイクル
品のアドレス割付けを示す図。

【図１３】図８のＤＱバッファが選択活性化された場合
の読み出し動作の一例を示すタイミング波形図。

【図１４】図１のＤＲＡＭで用いられる入力バッファの
回路の一例を示す回路図。

【図１５】図１のＤＲＡＭで用いられるディマルチプレ
クサの一例を示す回路図。

【図１６】図１４および図１５の回路の動作例を示すタ
イミング波形図。

【図１７】図６中の／ＤＴＸＲｉｊ信号および図１５中
の／ＤＴＸＷｉｊ信号の発生回路の一例を示す回路図。

【図１８】リフレッシュサイクルを決める信号の発生回
路の一例を示す回路図およびリフレッシュサイクル制御
信号の状態を示す真理値の図。

【図１９】図１のＤＲＡＭにリフレッシュサイクル情報
を付加するために用いられる回路の一例を示す回路図。

【符号の説明】

１１…１６Ｍアレー、１１１…１Ｍブロック、１２…ロ
ーデコーダ、１３…カラムデコーダ、１４…リードマル
チプレクサ、９１…ＱＳＥＬ信号発生回路部、１９１…
Ｉ／Ｏパッド、１９２…リダンダンシーフューズ。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/401 G01R 31/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のブロックに分かれて配置された
   メモリセルアレーと、 上記各ブロックに対応して設けられた複数のデータ線対
   と、 前記各ブロックの近傍にそれぞれ設けられた複数のデー
   タ読み出し／書込み線対と、 前記各ブロックに対応して設けられ、読み出し時には各
   ブロックから前記データ線対に引き出されたデータを増
   幅して前記データ読み出し／書込み線対に伝達し、書込
   み時には前記データ読み出し／書込み線対に書き込まれ
   たデータを前記データ線対へ書き込むカラム選択バッフ
   ァ回路と、 並列ビットテストモードが指定された時に、通常の読み
   出し／書込みに必要なカラム選択バッファ回路の数以上
   のカラム選択バッファ回路を活性化させることにより、
   読み出し時には、並列ビットテストモードが指定されて
   いない通常モード時の読み出しに必要な数以上のデータ
   読み出し／書込み線対のデータを論理演算してエラー検
   出を行い、書き込み時には、並列ビットテストモードが
   指定されていない通常モード時の書き込みに必要な前記
   データ読み出し／書込み線対の数以上のデータ線対に同
   一データを書き込むように制御するテスト回路とを具備
   し、 上記テスト回路は、特殊なエントリーサイクルによっ
   て、あるいはメモリチップ領域上のパッドへ電気信号を
   与えることによって、活性化するカラム選択バッファ回
   路の数を変化させることにより、同時にテストされるビ
   ットの数を自由に変える ことを特徴とする並列ビットテ
   ストモード内蔵半導体メモリ。
2. 【請求項２】 請求項１記載の並列ビットテストモード
   内蔵半導体メモリにおいて、 前記テスト回路は、並列ビットテストモード時には通常
   モード時のセンスアンプドライバの駆動能力を小さくす
   ることを特徴とする並列ビットテストモード内蔵半導体
   メモリ。
3. 【請求項３】 請求項１または２記載の並列ビットテス
   トモード内蔵半導体メモリにおいて、 前記各回路はＤＲＡＭに内蔵されており、 このＤＲＡＭのパッケージ上に最小可能リフレッシュサ
   イクルを示す記号あるいは目印が付けられていることを
   特徴とする並列ビットテストモード内蔵半導体メモリ。
4. 【請求項４】 請求項１または２記載の並列ビットテス
   トモード内蔵半導体メモリにおいて、 前記各回路はＤＲＡＭに内蔵されており、 このＤＲＡＭの何れかの外部ピンに対応して、ＤＲＡＭ
   のパッケージ封入後にプログラム内容の検知が可能なよ
   うに最小可能リフレッシュサイクルをプログラムするた
   めの回路が設けられており、このＤＲＡＭのウェハ状態
   で最小可能リフレッシュサイクルがプログラムされるこ
   とを特徴とする並列ビットテストモード内蔵半導体メモ
   リ。