KR0164391B1 - 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 - Google Patents

고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
고속동작을 하는 반도체 메모리 장치.
2. 발명이 해결하려고 하는 기술적 과제
종래보다 상대적으로 작은 회로 배치 면적 및 회로 동작시의 적은 전력소모를 가지게 하는 메모리 회로 배치 구조를 제공한다.
3. 발명의 해결방법의 요지
반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들을 서로 연결되어 데이타를 전송하기 위한 제2데이타 라인을 적어도 포함한다.
4. 발명의 중요한 용도 : 반도체 메모리 장치에 적합하게 사용된다.

Description

고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치
제1도는 종래기술에 따른 데이타 경로 및 회로 배치를 니타낸 도면.
제2도는 본 발명에 따른 데이타 경로 및 회로 배치를 나타낸 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속 메모리 장치의 동작에서 데이타 비트(Data bit)간의 스큐(Skew)로 인한 속도의 손실을 최소화하고 메모리 회로 배치 면적을 줄일 수 있는 메모리 회로 배치구조에 관한 것이다. 일반적으로, 반도체 메모리 장치 특히 다이나믹 램(Dynamic RAM)에 있어서 메모리 용량이 증가할수록 면적이 크게 확장되어지고, 또한 공정 기술의 발달로 버스라인(Bus line)의 폭이 줄어들어서 메모리 회로 기술에 대한 로딩(Loading)이 크게 증가된다. 반면 앞으로의 메모리 장치의 추세가 고속화, 저전력화 및 바이트와이드(Byte wide)제품에 대한 요구가 확대되고 있다. 이러한 추세에 부응하기 위한 다양한 메모리 아키텍쳐(Architecture)가 개발되고 있으며 특성 개선에 대한 많은 기술이 개발되고 있다. 제1도는 종래기술에 따른 데이타 경로 및 회로 배치를 나타낸 도면이다. 제1도를 참조하면, 메모리 쎌 어레이 블럭(100)을 구성하고 두개의 메모리 쎌 어레이 사이에 로우 디코더(Row decoder)(30)를 구성하고 각각의 메모리 쎌 어레이 블럭의 칩 중앙방햐어에 칼럼 디코더(Column decoder)(40)를 배치하여 메모리 쎌 어레이 블럭(Memory cell array block)(100)의 수평방향 중앙의 우측에 데이타 입출력 버퍼(Data Input output buffer) 및 데이타 출력 라인(1)의 각각마다 또는 여러개를 스위치 수단으로 연결하여 데이타 센스 앰프(Data sense amplifier) 및 데이타 입력 구동기(2)들을 구성하고 그 출력 데이타 라인(Data line)(3)을 칩 중앙까지 배선하여 스위치 수단(20)을 통과함으로써 한개 또는 소수의 데이타가 각각의 데이타 입출력 버퍼(4)에 연결되는 데이타 버스(Data bus)(5)에 전달된다. 이러한 메모리 구조에서 메모리 쎌 어레이 블럭(100) 양쪽 끝의 쎌(cell)을 억세스(Access)할 경우 두 데이타간의 속도차는 메모리 칩(Memdry chip)의 용량이 커질수록 큰 차이를 나타낼 수 있으며, 또한 메모리 쎌 어레이 블럭(100)에 구성된 입출력 라인(1)의 각각 또는 다수개 마다 데이타 센스 앰프들 2를 배치함으로써 메모리 회로 배치 면적이 상당히 커지는 문제점이 있다. 더욱이 고대역폭(High Bandwidth)의 구현을 위해 메모리 쎌 어레이에 보다 많은 데이타를 동시에 출력시키고자 하면 더욱 큰 회로 배치 면적과 전력소모가 따르는 문제점을 초래한다.
따라서, 본 발명의 목적은 고속 메모리 장치의 동작에서 데이타 비트간의 스큐(Skew)로 인한 속도의 손실을 최소화하는 메모리 회로 배치 구조를 제공함에 있다.
본 발명의 다른목적은 고대역폭(High bandwidth)을 구현하는 반도체 메모리 장치에서 종래보다 상대적으로 작은 회로 및 면적 및 회로 동작시의 적은 전력소모를 가지게 하는 메모리 회로 배치 구조를 제공함에 있다.
상기한 바와같은 목적들을 달성하기 위한 본 발명은 메모리 쎌들이 나열되어 구성한 적어도 네개이상의 메모리 쎌 어레이 블럭과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 워드라인 및 비트라인을 각각 제어하는 로우 디코더 및 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들이 서로 연결되어 데이타를 전송하기 위한 제2데이타 라인과, 상기 제2데이타 라인에 접속되어 상기 데이타를 센싱하여 증폭하는 센스 앰프와, 상기 센스 앰프와 앰프와 접속되어 외부 리드 프레임으로 출력하는 데이타 출력수단을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 제2도는 본 발명에 따른 데이타 경로 및 회로 배치를 나타낸 도면이다. 제2도를 참조하면, 메모리 쎌 어레이 블럭(200)을 구성하고 두개의 메모리 쎌 어레이 블럭 사이에 로우 디코더(Row Decoder)(30)를 구성하여 워드라인(Word Line)을 제어하고 각각의 메모리 쎌 어레이의 칩 중앙 방향에 컬럼 디코더(Column Decoder)(40)를 배치함으로써 수직 방향으로 배치된 입출력 라인(7)들의 데이타 경로를 최대한 단축시키고, 이러한 두개의 메모리 쎌 어레이 블럭으로 구성된 구조가 칩 중앙을 기준으로 4개 또는 그이상 배치하였으며, 칩의 정 중앙을 기준으로 좌우의 메모리 쎌 어레이 블럭(200)구조는 각각 서로 다른 데이타 출력 패드(10)를 갖고 있는 것이 종래 기술에 대비한 차이점이다.
그리고, 각각의 입출력 라인에 종래의 데이타 센스 앰프를 연결했던 것에 비해 본 발명에서는 리이드(Read)시 인에이블(Enable)되는 스위치 수단과 라이트(Write)시 인에이블 되는 입출력 구동기를 구성하고 각각의 메모리 쎌 어레이 블럭(200)의 동일한 위치의 입출력 스위치 및 입출력 구동기(8)들을 제1데이타 라인(20)으로 연결하여 칩 중앙 부분의 수평 방향의 제2데이타 라인(15)이 일정한 간격을 두고 시프트(Shift)된 형태의 제2데이타 라인 묶음(6)으로 구성하여 서로 다른 데이타 라인(20)들간의 속도차를 최소화 할 수 있는 효과가 있다.
또한, 수평 방향으로 구성되는 제2데이타 라인(15)들 각각의 중앙부위에 데이타 센스 앰프(9) 및 데이타 입출력 버퍼와 출력 패드(10)를 배치함으로써 서로 다른 데이타 출력 패드간의 데이타 엑세스 시간의 차이가 거의 없어지는 효과가 있다. 전술한 바와 같이 메모리 쎌 어레이 블럭을 구성함으로써 로우 어드레스 및 컬럼 어드레스에 의해 선택되어지는 다수개의 메모리 쎌의 데이타가 입출력 라인(7)에 실려지고 어드레스(Address)에 의해 한개의 입출력 스위치 및 입출력 구동기(8)만 인에이블되어 그 입출력 라인(7)과 수직방향의 제1데이타 라인(20)을 연결하여 데이타 센스 앰프(9)로 전달되어질 수 있다. 따라서, 한개의 데이타 센스 앰프(9)는 서로 다른 메모리 쎌 어레이 블럭에 위치하는 4개 또는 그이상의 입출력 라인(7)들을 공유하여 어드레스 입력 정보에 의해 선택적으로 연결되는 배치 방식으로써 메모리 칩 전체적으로 데이타 센스 앰프(9)의 갯수가 종래 방식에 대비하여 1/4로 줄어들어 또한 전류소모량도 줄어드는 효과가 있다. 앞으로의 반도체 메모리의 추세가 고대역폭 구한으로 특히 동기 디램(Synchronous DRAM)등의 메모리 장치에서 동시에 많은 양의 데이타를 리이드(Read), 라이트(write)할 수 있는 구조에서는 메모리 쎌 어레이에 배치되는 입출력 라인의 수가 상당히 증가하게 되고 따라서 입출력 라인수가 증가하는 만큼 입출력 센스 앰프 및 입출력 구동기등 입출력 라인 제어회로가 늘어나게 된다. 따라서, 본 발명은 이러한 고대역폭을 추가하는 반도체 메모리 장치에서 특히 유용한 기술로서 상대적으로 작은 레이아웃(Layout)면적 및 회로 동작시의 적은 전력소모를 구현할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정하였지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

  1. 메모리 쎌들이 나열되어 구성한 적어도 네개이상의 메모리 쎌 어레이 블럭과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 워드라인 및 비트라인을 각각 제어하는 로우 디코더 및 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들이 서로 연결되어 데이타를 전송하기 위한 제2데이타 라인과, 상기 제2데이타 라인에 접속되어 상기 데이타를 센싱하여 증폭하는 센스 앰프와, 상기 센스 앰프와 접속되어 외부 리드 프레임으로 출력하는 데이타 출력 수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 입출력 수단은 입출력 스위치와 입출력 구동기로 구성함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 데이타 출력수단은 데이타 입출력 버퍼와 데이타 출력 패드로 구성함을 특징으로 하는 반도체 메모리 장치.
  4. 메모리 쎌들이 나열되어 구성하고 패드층을 기준으로 상하로 수직배치된 적어도 두개이상의 메모리 쎌 어레이 블럭과 상기 메모리 쎌 어레이 블럭 각각의 내부에 위치되어 비트라인을 제어하는 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 쎌 어레이 블럭의 데이타를 입출력하는 입출력 라인과, 상기 입출력 라인에 접속되어 상기 데이타의 입출력을 제어하고 구동하는 입출력 수단과, 하나의 메모리 쎌 어레이 블럭의 상기 입출력 수단과 상기 메모리 쎌 어레이 블럭과 수직방향으로 위치한 또다른 메모리 쎌 어레이 블럭의 입출력 수단사이에 존재하여 데이타를 전송하는 제1데이타 라인과, 수평방향으로 위치한 두개이상의 메모리 쎌 어레이 블럭의 제1데이타 라인들을 서로 연결하여 데이타를 전송하는 제2데이타 라인을 구비하고 상기 제1데이타 라인이 패드층사이로 상기 메모리 쎌 어레이 블럭의 입출력 수단을 연결하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 입출력 수단은 센스 앰프와 라이트 드라이버로 구성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 데이타 출력수단은 데이타 입출력 버퍼와 데이타 출력 패드로 구성함을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 메모리 쎌 어레이 블럭은 4개 또는 8개이상으로 구성함을 특징으로 하는 반도체 메모리 장치.
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