KR960038971A - 트리플 포트 반도체 메모리장치 - Google Patents
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Abstract
본 발명은 트리플 포트를 가진 디램 반도체 메모리장치에 관한 것으로서, 특히, 외측 블럭들은 M/2컬럼*N로우 더미 셀어레이를 가지는 홀수배의 M/2컬럼*N로우 셀어레이 블럭들 ; 인접하는 한 쌍의 M/2컬럼*N로우 셀어레이를 블럭들 사이에 배치되어 셀어레이 블럭들의 동일 입출력라인을 사용하는 각 M/2컬럼 셀어레이들에 공통으로 연결되고, M/2컬럼 데이타 비트를 가지는 짝수배의 공통 입출력부들을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 셀어레이 코아부 면적을 축소할 수 있어서 칩사이즈를 줄일 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 트리플 포트 디램의 셀어레이 코아부의 전체 구성을 나타낸 도면, 제4도는 본 발명에 의한 트리플 포트 디램의 셀어레이 코아부의 한 쌍의 셀어레이 블럭들과 공통 시리얼 억세스 메모리의 구성을 나타낸 도면.
Claims (4)
- 외측 블럭들은 M/2컬럼*N로우 더미 셀어레이를 가지는 홀수배의 M/2컬럼*N로우 셀어레이 블럭들 ; 인접하는 한 쌍의 M/2컬럼*N로우 셀어레이를 블럭들 사이에 배치되어 셀어레이 블럭들의 동일 입출력라인을 사용하는 각 M/2컬럼 셀어레이들에 공통으로 연결되고, M/2컬럼 데이타 비트를 가지는 짝수배의 공통 입출력부들 ; 및 동일 입출력라인을 사용하는 한 쌍의 공통 입출력부들과 연결되는 복수의 입출력라인 제어회로부들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 M/2컬럼*N로우 더미 셀어레이의 M/2컬럼의 비트라인들은 비트라인 이퀄라이즈레벨로 고정된 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 각 공통 입출력부들은 상기 한 쌍의 M/2컬럼*N로우 셀어레이 블럭들 중 어느 하나의 셀어레이 블럭의 M/2컬럼과 연결된 제1감지증폭기 및 블럭 선택게이트부 ; 상기 제1감지 증폭기 및 블럭 선택게이트부에 인접한 제1시리얼 억세스 메모리부 ; 상기 제1시리얼 억세스메모리에 인접한 제1시리얼 억세스 입출력부 ; 상기 제1시리얼 억세스 입출력부에 인접한 랜덤 억세스 입출력부 ; 상기 랜덤 억세스 입출력부에 인접한 비트 마스크 레지스터 입출력부 ; 상기 비트 마스크 레지스터 입출력부에 인접한 비트 마스크 레지스터 ; 상기 비트 마스크 레지스터에 인접한 제2시리얼 억세스 메모리부 ; 상기 한 쌍의 M/2컬럼*N로우 셀어레이 블럭들 중 다른 하나의 셀어레이 블럭의 M/2컬럼과 연결된 제2감지증폭기 및 블럭 선택게이트부 ; 및 상기 제2감지 증폭기 및 블럭 선택게이트부와 상기 제2시리얼 억세스 메모리부의 사이에 개재된 제2시리얼 억세스 입출력부를 구비한 것을 특징으로 하는 트리플 포트 반도체 메모리 장치.
- 제1항에 있어서, 상기 각 공통 입출력부들은 상기 한 쌍의 M/2컬럼*N로우 셀어레이 블럭들 중 어느 하나의 셀어레이 블럭의 M/2컬럼과 연결된 제1감지 증폭기 및 블럭 선택 게이트부 ; 상기 제1감지 증폭기 및 블럭 선택게이트부와 인접한 시리얼 억세스 메모리부 ; 상기 시리얼 억세스 입출력부에 인접한 시리얼 억세스 입출력부 ; 상기 한 쌍의 M/2컬럼*N로우 셀어레이 블럭들 중 다른 하나의 셀어레이 블럭의 M/2컬럼과 연결된 제2감지 증폭기 및 블럭 선택게이트부 ; 및 상기 제2감지 증폭기 및 블럭 선택 게이트부와 상기 시리얼 억세스 입출력부의 사이에 개재된 랜덤 억세스 입출력부를 구비한 것을 특징으로 하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950009637A KR0144901B1 (ko) | 1995-04-24 | 1995-04-24 | 트리플 포트 반도체 메모리장치 |
US08/638,998 US5680364A (en) | 1995-04-24 | 1996-04-24 | Integrated circuit memory device having equally spaced apart cell arrays |
JP10230096A JP3781819B2 (ja) | 1995-04-24 | 1996-04-24 | 三重ポートを有する半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950009637A KR0144901B1 (ko) | 1995-04-24 | 1995-04-24 | 트리플 포트 반도체 메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960038971A true KR960038971A (ko) | 1996-11-21 |
KR0144901B1 KR0144901B1 (ko) | 1998-08-17 |
Family
ID=19412799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950009637A KR0144901B1 (ko) | 1995-04-24 | 1995-04-24 | 트리플 포트 반도체 메모리장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5680364A (ko) |
JP (1) | JP3781819B2 (ko) |
KR (1) | KR0144901B1 (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
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JP2928654B2 (ja) * | 1991-04-10 | 1999-08-03 | 株式会社東芝 | マルチポートdram |
-
1995
- 1995-04-24 KR KR1019950009637A patent/KR0144901B1/ko not_active IP Right Cessation
-
1996
- 1996-04-24 US US08/638,998 patent/US5680364A/en not_active Expired - Lifetime
- 1996-04-24 JP JP10230096A patent/JP3781819B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08297967A (ja) | 1996-11-12 |
US5680364A (en) | 1997-10-21 |
JP3781819B2 (ja) | 2006-05-31 |
KR0144901B1 (ko) | 1998-08-17 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 16 |
|
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