JP3841535B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、大容量の半導体記憶装置に関し、特に複数のセグメントのセルのデータを同時に読み出す圧縮テストに適応可能な冗長メモリセルアレイの構成を有する半導体記憶装置に関する。
【0002】
【従来の技術】
ダイナミックRAM(DRAM)やスタティックRAM(SRAM)等の半導体記憶装置は大容量の一途をたどっている。大容量化に伴い、不良セル、不良ビット、不良ワードの救済を行う為に、通常のメモリセルアレイに加えて冗長セルアレイが設けられる。通常のセルアレイに不良が検出されると、その不良ビットが冗長セルアレイの正常なビットに置き換えられる。
【0003】
一方、大容量化に伴い、消費電力の節約等の目的で、通常のメモリセルアレイが複数のセグメントに分割される。各セグメント内には、マトリクス状に配置された複数のメモリセルと、それらのメモリセルに接続される複数のビット線と、それぞれのビット線の電位を検出するセンスアンプが設けられる。そして、複数のセンスアンプの出力が、コラムゲートを介して共通のデータバス線に接続され、そのデータバス線は、セグメント内で共通のデータバス線の読み出しアンプであるセンスバッファ回路や書き込み用の書き込みアンプに接続される。かかるセグメントからの出力は、複数のセグメントに共通のメインデータバス線を介して、入出力回路に接続される。
【0004】
図1は、従来の半導体記憶装置の冗長セルアレイの構成を示す図である。図1は、メモリセルが1トランジスタと1キャパシタからなるDRAMの例である。この例では、通常のセルアレイ20内に、4個のセグメントSGM0〜SGM3が設けられる。各セグメントは、セグメントSGM0に示される通り、ワード線WLとビット線BL,/BLとの交差部に配置されたメモリセルMCと、ビット線対の電位差を検出するセンスアンプSAとを有する。図1の例では、セグメントSGM0は4つのコラムを有し、それぞれのコラムのビット線対は、コラムゲート42を介してセグメント内で共通のデータバス線DB,/DBに接続される。このデータバス線DB,/DBは、セグメント内で共通のセンスバッファ回路及び書き込みアンプ回路44に接続される。
【0005】
そして、それぞれのセグメントSGM0〜SGM3のセンスバッファ回路44の出力は、複数のセグメントに共通のメインデータバス線MDBに接続される。メインデータバス線MDBは、図示しない入出力回路に接続される。
【0006】
各セグメント内の複数のセンスアンプSAの出力は、コラムゲート42を介してセンスバッファ回路44に接続される。このコラムゲート42は、コラムデコーダ40により生成されるコラム選択信号CL0〜CL3により選択される。図1の例では、コラム選択信号CL0〜CL3が、複数のセグメントに対して共通に供給される。
【0007】
図1の例では、冗長セルアレイ30が設けられる。冗長セルアレイ30は、セグメントと同じ容量であり、4つのビット線対、センスアンプ、コラムゲートと共通の冗長用データバス線RDB,/RDBとを有し、冗長セルアレイ用に共通のセンスバッファ回路及び書き込みアンプ回路32を有する。そして、その出力が共通のメインデータバス線MDBに接続される。
【0008】
一方、セグメントデコーダ50は、コラムアドレスY2,Y3をデコードして、通常セルアレイ20内の1つのセグメントを選択するセグメント選択信号SGS0〜SGS3を生成し、それぞれのセンスバッファ回路44に供給する。セグメント選択信号SGSにより選択されたセグメントのセンスバッファ回路44の出力が、メインデータバス線MDBに出力される。
【0009】
図1の例では、冗長セルアレイ30は、通常セルアレイ20内の不良メモリセルまたは不良ビットを有する1つのセグメントに置き換えられる。従って、冗長判定回路34内の冗長アドレスROMは、不良の存在するセグメントに対応するセグメント選択用のコラムアドレスY2,Y3を記憶する。そして、冗長判定回路34は、供給されるコラムアドレスY2、Y3と冗長ROM内のアドレスとの比較を行い、一致するときに、冗長選択信号RSGSを出力して、冗長セルアレイ30を選択すると共に、セグメントデコーダ50を非活性化しセグメント選択信号SGSの出力を禁止する。その結果、通常セルアレイ内のセグメントに代えて、冗長セルアレイ30からのデータが、メインデータバスMDBに出力される。
【0010】
【発明が解決しようとする課題】
ところで、メモリが正常に動作するか否かをテストする必要がある。かかるテストは、メモリセルに0または1のデータを書き込み、その後そのメモリセルのデータを読み出し、書き込んだデータと一致するか否かをチェックする。ところが、メモリの大容量化に伴い、上記のテストを全てのメモリセルに対して順番に行ったのでは、膨大な試験時間を要して実用的ではない。
【0011】
そこで、一般に圧縮テストが提案されている。この圧縮テストでは、複数のメモリセルに同時に0または1のデータを書き込み、その後それらの複数のメモリセルのデータを同時に読み出し、全ての読み出しデータが0で一致すれば0を出力し、全ての読み出しデータが1で一致すれば1を出力し、全ての読み出しデータが一つでも異なるとハイインピーダンス状態にして出力しない。こうすることにより、複数のメモリセルに対して同時に試験を行うことができるので、試験時間を大幅に短縮することができる。
【0012】
かかる圧縮テストでは、図1に示される通り、各セグメントのメモリセルが同時に選択され、各セグメントのセンスバッファ回路44の出力が共通のメインデータバス線対MDBを介してテスト回路52に供給される。即ち、圧縮テストでは、図1において、ワード線WLが選択され、コラムデコーダ40からのコラム選択信号により、各セグメントの対応するメモリセルに同時書き込みが行われる。また、複数のセグメントからの同時読み出しでは、例えばメインデータバス線対がHレベルにプリチャージされ、各セグメントのセンスバッファ回路44が同時に活性化されると、読み出しデータに応じて、一方のメインデータバス線がLレベルに駆動される。従って、全ての読み出しデータが同じの場合は、それに応じたメインデータバス線の一方がLレベルに駆動され、読み出しデータがひとつでも異なる場合は、いずれのメインデータバス線もLレベルに駆動される。従って、メインデータバス線対を利用して、読み出しデータが、全てHレベル、全てLレベル及び不一致を検出することができる。
【0013】
しかしながら、上記した圧縮テストの方法では、いずれのセグメントに不良が存在するかを検出することができない。従って、図1の冗長セルアレイ30がセグメント単位で置き換えられる構成において、上記の圧縮テストは、冗長セルアレイ30に置換されるべきセグメントの検出を行うことができない。そのため、上記の圧縮テストは、もっぱら冗長セルアレイへの置換(冗長検出回路内の冗長ROMへの書き込み)を行ったあとの試験にしか利用できない。
【0014】
そこで、本発明の目的は、圧縮テストにより冗長セルアレイと置き換えられるべきセル領域を検出することができる冗長セルアレイの構成を提供することにある。
【0015】
更に、本発明の別の目的は、圧縮テストにより検出した不良領域を冗長セルアレイに置換することができる半導体記憶装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明の半導体記憶装置の冗長セルアレイ構成は、複数のセグメントのメモリセルを同時に選択して書き込み・読み出しを行う圧縮テストの対象領域を、冗長セルアレイに置き換えることができる構成とする。即ち、コラムデコーダがデコードするアドレスの少なくとも一部アドレスが、冗長判定回路の冗長ROMに記憶され、その一部のアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダには、セグメントデコーダがデコードするアドレスの少なくとも一部アドレスが供給される。
【0017】
更に、半導体記憶装置が、1つのセグメントに複数のメインデータバスが接続される多ビット入出力構成になる場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、本発明の冗長セルアレイの構成は、上記の構成に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【0018】
上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有する複数のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメントのデータバス及び前記冗長セルアレイのデータバスに共通に設けられるメインデータバスとを有し、
前記複数のセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されていることを特徴とする。
【0019】
上記の発明によれば、複数のセグメントのセルを同時に選択して不良セルが検出されたときに、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。従って、圧縮テストを行うことができるメモリに適した冗長セルアレイ構成とすることができる。
【0020】
更に、上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有するN個(Nは複数)のサブセグメントをそれぞれ有するM個(Mは複数)のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメント内の対応するM個のサブセグメントのデータバスに共通に設けられるN個のメインデータバスとを有し、
前記複数のセグメント内の対応するM個のサブセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されることを特徴とする。
【0021】
上記の発明によれば、多数ビット出力の為に多数もメインデータバスを有するメモリにおいて、複数のセグメント内の対応するサブセグメントを同時に選択して不良セルテストを行って不良セルが検出された時に、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【0023】
図2は、第1の実施の形態例の冗長構成を示す図である。図1の従来例の対応する部分には、同じ引用番号を付した。第1の実施の形態例では、従来例と同様に、4つのセグメントSGM0〜SGM3と、セグメントと同じ容量の冗長アレイ30とを有する。また、各セグメントは4コラムで構成される。各セグメントのコラム選択は、コラムデコーダ40が生成するコラム選択信号CL0〜CL3により、コラムゲートトランジスタ42を導通することにより行われる。選択されたコラムは、共通データバスDB0〜DB3を介してデータバスのセンスバッファ回路及び書き込みアンプ44に接続される。図2では、簡単の為に、データバス線対を1本のデータバスで、メインデータバス線対を1本のメインデータバスでそれぞれ示している。同様に、コラムゲートトランジスタの1個で省略している。各コラムがビット線対で構成される場合は、これらも全て一対で構成される。
【0024】
複数のセグメントから1つのセグメントが、セグメントデコーダにより生成されるセグメント選択信号SGS0〜3により選択される。具体的には、セグメント選択信号SGS0〜SGS3により、各セグメントのセンスバッファ回路及び書き込みアンプ回路44が活性化され、読みだし時は、データバス線対DB,/DBの読み出しデータに応じてメインデータバス線対MDBを駆動し、書き込み時は、メインデータバス線対MDBの書き込みデータに応じて、データバス線対DB,/DBが駆動する。
【0025】
一方、セグメントと同じ容量の冗長セルアレイ30が設けられる。この冗長セルアレイ30は、圧縮テストで同時選択される領域を全て含み、不良セルを有する領域と置き換えられる。即ち、図2に示される通り、各セグメントの斜線で示したコラムが、同時に冗長セルアレイ30に置き換えられる。
【0026】
圧縮テストでは、コラムデコーダ40により生成されたコラム選択信号CL0に対応する領域が、各セグメントから同時に選択される。上記した通り、圧縮テストでは、各セグメントの入出力がメインデータバスMDBを介して同時に試験回路52に接続され、試験回路は、同時に0または1の書き込みを行い、同時に書き込んだデータを読みだして、メモリセルが正常に動作しているか否かを判定する。例えば、全て1を書き込んで全て1が読み出された場合は、テスト端子Toutは1に、全て0を書き込んで全て0が読み出された場合は、テスト端子Toutは0に、読み出しデータが一致しない場合は、テスト端子Toutはハイインピーダンスになる。即ち、書き込みは、メインデータバスMDBを介して複数のセグメントの書き込みアンプ回路44から同じデータを書き込む。また、読み出しは、メインデータバス線対MDBを両方Hレベルにリセットした状態から、各セグメントの読み出しデータに応じて、一方のメインデータバス線をLレベルに駆動する。その結果、読み出しデータが全て0の場合は、一方のメインデータバス線がLレベルに駆動され、全て1の場合は、他方のメインデータバス線がLレベルに駆動される。また、不一致の場合は、両方のメインデータバス線がLレベルに駆動される。この様に、試験回路52は、メインデータバス線対を介して、3つの状態を検出することができる。
【0027】
図2に示す様に、圧縮テストで各セグメントの斜線のコラムが同時に選択され、読み出しデータに不一致が発生した時は、それらの斜線のコラムのいずれかが不良セルまたは不良ビットを有することが判明する。従って、その場合は、それらの同時に選択された領域を含む領域が、冗長セルアレイ30に置き換えられる。
【0028】
冗長セルアレイへの置換を行う場合は、置換された通常セルの領域を示すコラムアドレスY0,Y1が、冗長判定回路34の冗長ROMに記憶される。このコラムアドレスY0,Y1は、コラムデコーダ40に供給されるアドレスと同じである。
【0029】
一方、第1の実施の形態例では、図2に示される様に冗長セルアレイ30への置き換えを行うので、冗長セルアレイ30のコラムゲート33を選択するコラム選択信号RCL0〜RCL3は、セグメントデコーダに供給されるコラムアドレスY2,Y3に従って、冗長コラムデコーダ36により生成される。
【0030】
上記した冗長セルアレイの構成を有する半導体記憶装置において、まず圧縮テストが実施される。そして、あるコラム選択信号CL0〜3が選択された時に読み出しデータの不一致が検出されると、そのコラムアドレスY0,Y1が冗長判定回路34内の図示しない冗長ROM内に記録されて、冗長セルアレイ30への置換が行われる。その後、通常のアクセス動作において、コラム選択信号生成用のコラムアドレスY0,Y1が、図示しない冗長ROMに記録されているアドレスと一致する時は、冗長選択信号RSGSにより、冗長セルアレイのデータバスのセンスバッファ回路及び書き込みアンプ回路32が選択され活性化される。それと同時に、冗長選択信号RSGSにより、セグメントデコーダ50が非活性化され、セグメント選択信号SGS0〜SGS3の生成が禁止される。更に、冗長コラムデコーダ36は、セグメント選択用のコラムアドレスY2,Y3をデコードして、冗長セルアレイ30からコラムを選択するコラム選択信号RCL0〜3を生成する。選択されたコラムは、冗長センスバッファ回路及び書き込み回路32に接続され、冗長選択信号RSGSによりメインデータバスMDBに接続される。
【0031】
以上の通り、冗長セルアレイ30には、圧縮テストで同時に選択される各セグメントの領域を含む領域が置換される。具体的には、コラムデコーダ40がデコードするアドレスが、冗長判定回路34の図示しない冗長ROMに記憶され、そのアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダ36には、セグメントデコーダ50がデコードするアドレスが供給される。
【0032】
図3は、図2の第1の実施の形態例の詳細回路図である。図2と同じ部分には同じ引用番号を付している。図3の例には、1トランジスタと1キャパシタから構成されるメモリセルMCが示され、ビット線対BL,/BLがセンスアンプS/Aに接続され、コラム選択トランジスタ対42を介して共通のデータバス線対DB3,/DB3に接続される。冗長セルアレイ30側も同様の構成である。それ以外の部分は、図2の例と同じであり、説明を省略する。
【0033】
図4は、第2の実施の形態例の冗長セルアレイの構成を示す図である。この実施の形態例は、16個のセグメントSG0〜SG15が設けられる。各セグメントは、4つのコラムを有する。従って、セグメントデコーダ50には、4ビットのコラムアドレスY2〜Y5が供給され、コラムデコーダ40には、2ビットのコラムアドレスY0,Y1が供給される。また、冗長セルアレイ30は、1つのセグメントと同じ容量を有する。従って、16個のセグメントの図中斜線の領域が全て冗長セルアレイ30と置き換えることはできない。
【0034】
そこで、本実施の形態例では、圧縮テストで16個全てのセグメントを同時に選択するのではなく、4個のセグメントを同時に選択する。その4個のセグメントは、センスバッファ回路及び書き込みアンプ回路40を介して試験回路52が接続されるメインデータバス線対MDBを駆動し、駆動される。そして、読み出しデータが異なる状態或いは不一致が検出された時は、その4個の単位で冗長セルアレイ30と置き換えられる。
【0035】
今仮に、セグメントSG0〜SG3の斜線部分が冗長セルアレイ30に置き換えられるとする。各セグメント内のコラムを選択するコラムゲートY0,Y1(=0,0)と、4つのセグメントSG0〜SG3を選択するコラムアドレスY4,Y5(=0、0)が、冗長判定回路内の冗長ROMに記録される。そして、供給されるアドレスY0,Y1,Y4,Y5が記録された冗長ROM内のアドレスと比較される。
【0036】
一方、冗長セルアレイのコラムデコーダ36には、4つのセグメントSG0〜SG3のいずれかを選択するコラムアドレスY2,Y3が供給される。従って、置き換えられた4つのセグメントSG0〜SG3のうち一つの対応するコラムが、冗長セルアレイ30から選択される。
【0037】
上記の第2の実施の形態例では、16個のセグメントの内、一部の複数のセグメント内の領域が、冗長セルアレイ30に置き換えられる。その場合は、冗長コラムデコーダ36には、セグメントデコーダに供給されるコラムアドレスY2〜Y5のうちの一部の下位アドレスY2,Y3が供給される。また、通常セルアレイ20のコラムデコーダ40に供給されるコラムアドレスY0,Y1が、残りのセグメントデコード用のコラムアドレスY4,Y5と共に、冗長判定回路34に記憶される。
【0038】
図5は、第3の実施の形態例の冗長セルアレイの構成を示す図である。この例では、通常セルアレイ20内に4つのセグメントSG0〜SG3が設けられる。そして、各セグメントは、8つのコラムを有する。また、冗長セルアレイ30は、セグメントと同じ容量を有する。そして、各セグメントSG0〜SG3から、2コラムづつの領域が、同時に冗長セルアレイ30に置き換えられる。
【0039】
通常セルアレイ20のコラムデコーダ40には、3ビットのコラムアドレスY0,Y1,Y2が供給され、各セグメントの8つのコラムから1つのコラムがコラム選択信号CL0〜CL7により選択される。また、セグメントデコーダ50には、4つのセグメントを選択するコラムアドレスY3,Y4が供給される。
【0040】
図5に示される通り、各セグメントの2つづつのコラムの領域(図中斜線)が、同時に冗長セルアレイ30に置換される。従って、コラムデコーダに供給されるコラムアドレスの一部のアドレスY1,Y2が、冗長判定回路34内の冗長ROMに記録される。また、冗長セルアレイ30の冗長デコーダ36には、セグメントデコーダ50に供給されるコラムアドレスY3,Y4と、コラムデコーダ40に供給される残りのアドレスY0とが供給される。
【0041】
図5に示した第3の実施の形態例では、各セグメント内の複数のコラムが同時に冗長セルアレイに置換される。不良セル、不良ビットが一定の領域に集中して発生する傾向を考慮すると、かかる方法は冗長方法としてメリットを有する。従って、その場合は、コラムデコーダ40に供給されるコラムアドレスの一部が冗長判定回路34内に記憶される。
【0042】
図6は、第4の実施の形態例の冗長セルアレイの構成を示す図である。第4の実施の形態例は、1つのセグメントに複数のメインデータバスが接続される多ビット入出力構成の半導体記憶装置の例である。この場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、冗長セルアレイの構成は、冗長アドレスの判定を行う冗長判定回路に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【0043】
また、第4の実施の形態例は、チップ100上に、8列のセグメントSG0〜SG7が配置され、その中央部にメインワードデコーダ24が配置される。そして、メインワードデコーダ24の両側に、4列のセグメントと冗長セルアレイ30とがそれぞれ配置される。また、各セグメント毎に、コラムデコーダ40が設けられる。更に、メインワードデコーダ24に対応して、各セグメントの両側にサブワードデコーダSWDが設けられる。
【0044】
更に、図6では、明示されていないが、各セグメントSGM0〜SGM3内の4つの各サブセグメントは、それぞれデータバス用のセンスバッファ回路及び書き込みアンプ44を介して4つのメインデータバスMDBにそれぞれ接続される。セグメントデコーダ50により、8列のセグメントSGM0〜SGM7のいずれかのセグメントが選択される。また、各サブセグメント内の複数のコラムから、コラムデコーダ40からのコラム選択信号に応じて1つのコラムが選択され、各サブセグメント内のセンスバッファ回路及び書き込みアンプ回路44に接続される。そして、選択されたセグメントの4つのセンスバッファ回路及び書き込みアンプ回路44が、4つのメインデータバスMDBに接続される。
【0045】
図7は、第4の実施の形態例の冗長構成を詳細に示す図である。図7を参照しながら、4ビット入出力構成のメモリ回路における冗長セルアレイの構成例を説明する。図7には、メインワードデコーダ24(MWD)の左側の冗長セルアレイ30と4つのセグメントSGM0〜SGM3が示される。また、図6のチップ全体図に示される通り、冗長セルアレイ30と4つのセグメントSGM0〜SGM3とは8行配置されるが、図7には、それらが2行だけ示される。
【0046】
各セグメントは、それぞれ4つのサブセグメントSSGMを有する。各サブセグメントは、メモリセルアレイ、センスアンプSA、コラムゲート42(CLG)、データバス、データバス用センスバッファ回路及び書き込み回路44(DSB)、及びコラムデコーダ40が設けられる。各サブセグメントのセンスバッファ回路及び書き込みアンプ回路44(DSB)は、4つのメインデータバスMDB0〜MDB3に接続される。かかるメインデータバスMDB0〜MDB3は、それぞれ入出力端子DQ0〜DQ3に図示しない入出力回路を介して接続される。
【0047】
また、メインワードデコーダ24の出力は、サブワードデコーダSWDに供給され、各セグメントのワード線を選択する。サブワードデコーダSWDは、4つのセグメントに対して、その両側にそれぞれ設けられ、メインワードデコーダ24の左側には、従って、5つのサブワードデコーダSWDが設けられる。かかる構成により、行方向に配置される各セグメント内のワード線が、1本だけ選択される。
【0048】
一方、各セグメント毎に設けられたコラムデコーダ40は、図7に示される通り、レイアウト上サブワードデコーダSWDの下側に配置される。複数行のセグメントに対して、列方向に配置された各コラムデコーダ40には、コラムアドレスY0〜Y4が供給される。即ち、コラムアドレスY0〜Y4は、図7に示される通り、列方向に配線される。コラムアドレスY0、Y1により、各サブセグメント内の4つのコラムから1つのコラムを選択する。コラムアドレスY2〜Y4は、セグメント選択用のアドレスであり、選択されるセグメントに属するコラムデコーダ40のみが活性化する。その結果、非選択のセグメントに属するコラムデコーダ40は非活性となり、無駄に電流が消費されるのが防止される。
【0049】
各セグメント内では、4つのサブセグメントに対して、コラムデコーダ40が共通のコラム選択信号CL0〜CL4(図示せず)を供給する。従って、それぞれのサブセグメントから同じコラム選択信号により選択されたコラムのセンスアンプSAが、コラムゲート42(CLG)を介して図示しないデータバス線対及びセンスバッファ回路及び書き込みアンプ回路44(DSB)に接続される。
【0050】
通常の動作では、通常セルアレイ内のセグメントが、セグメントデコーダ50により生成されたセグメント選択信号SGS0〜3により選択され、選択されたセグメント内の4つのサブセグメントSSGMの各センスバッファ回路及び書き込みアンプ回路44(DSB)が活性化され、4つのメインデータバスMDB0〜3に接続される。セグメントデコーダ50には、セグメント選択用のコラムアドレスY2〜Y4が供給される。即ち、チップ全体でメインデコーダ24の左右に8つのセグメントの内、1つのセグメントが選択される。
【0051】
かかるメモリの構成において、圧縮テストは、コラムデコーダ40を全て活性化し、そのコラム選択信号CL0〜CL3(図示せず)により、各サブセグメントのセンスアンプをそれぞれ選択し、サブセグメントのセンスバッファ回路及び書き込みアンプ44を同時にメインデータバス線対MSB0〜/MDB3を介して図示しない試験回路52に接続する。試験回路52は、前述した通りメインデータバス線対を利用して各セグメントからの4つのサブセグメントに対して同時に読み出し判定することができる。その結果、1ビットの入出力端子の場合と同様に、圧縮テストでは試験時間を短縮することができる。
【0052】
第4の実施の形態例では、冗長セルアレイの構成は、圧縮テストで同時に選択される各セグメントのサブセグメント内の不良ビットを含む領域を置き換える。図7内に斜線で示される通り、仮にセグメントSGM0のサブセグメントSSGM内に不良ビットが存在する場合、圧縮テストでは、各セグメントSGM0〜3の各サブセグメントSSGMの斜線領域のいずれかに不良が存在することが判明する。そこで、冗長セルアレイ30には、これらの斜線領域のセルアレイが置き換えられる。従って、冗長セルアレイ30のコラムデコーダ36には、セグメント選択用のコラムアドレスY2〜Y4が供給され、セグメント選択に応じて冗長セルアレイ30内の1つのコラムが選択される。
【0053】
また、冗長セルアレイ30が、セグメント内の一部のサブセグメント内の領域に対してしか置き換えないので、どのサブセグメントか、即ちどのメインデータバスMDB、入出力端子DQに対する冗長置き換えかについての情報を、冗長対象入出力ビット選択回路39内の図示しないROMに記憶する。また、冗長セルアレイからの出力をどのメインデータバスに接続すべきかを行う冗長対象メインデータバスゲート38が、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路32をメインデータバスとの間に設けられる。
【0054】
従って、仮に図7の斜線の領域が冗長セルアレイに置き換えられているとする。そして、その領域内のコラム、例えば入出力端子DQ0に対するサブセグメント内の(Y0〜Y4)=(0〜0)のコラムに不良が存在していたとする。その場合は、(Y2,Y3)=(0,0)、(0,1)、(1,0)、(1,1)に対応するセグメントSGM0〜SGM3内の(Y0,Y1)=(0,0)のコラムが冗長セルアレイ30に置き換えられる。冗長判定回路34の図示しない冗長ROMには、(Y0,Y1)=(0、0)が記憶される。また、冗長対象入出力ビット選択回路39には、DQ0が記憶される。
【0055】
その場合に、斜線の領域のいずれかのビットが選択されたとする。冗長判定回路34は、供給されるアドレスY0,Y1と記憶している冗長ROM内の(0,0)とを比較し、一致することを判別し、冗長選択信号RSGSを出力する。冗長選択信号RSGSにより、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路32が選択され活性化される。その時、セグメント選択用のコラムアドレスY2〜Y4から冗長コラムデコーダ36により生成されるコラム選択信号により、冗長セルアレイ30内のコラムから選択セグメントに対応するコラムが選択される。尚、コラムアドレスY4は、メインワードデコーダ24の左側と右側とを示すアドレスであり、左側の選択を示すY4=0の時に、冗長コラムデコーダ36を活性化する。
【0056】
冗長選択信号RSGSは、更に冗長メインデータバス選択回路39にも供給される。冗長メインデータバス選択回路39には、4つのサブセグメントのいずれのサブセグメントの領域が冗長セルアレイに置き換えられたかの情報が記録されている。従って、冗長選択信号RSGSが供給されると、冗長メインデータバス選択回路39は、冗長メインデータバス選択信号RDS0〜3のいずれかを選択状態にし、セグメントデコーダが供給するセグメント選択信号SGS0のうち、対応するサブセグメントへの選択信号SGS00を非選択状態にする。セグメントSGM0の他のサブセグメントへの選択信号SGS01〜03は、選択状態のままである。かかる制御は、サブセグメント選択回路58により行われる。
【0057】
図7のレイアウト構成では、列方向に並んだ複数のコラムデコーダ40に対して、同じコラムアドレスY0〜Y4が列方向に配置され供給される。コラムデコーダ40は、サブワードデコーダSWDを配置する領域を利用して配置される。同様に、列方向に配置される複数の冗長コラムデコーダ36にも、コラムアドレスY0〜Y4が列方向に配置され供給される。この冗長コラムデコーダ36も、サブワードデコーダSWDの領域を利用して配置される。
【0058】
図8,9は、第4の実施の形態例のコラムゲート、メインデータバス、コラムデコーダ、サブセグメント選択回路58、コラムデコーダ50等を詳細に示す回路図である。図8には、通常セルアレイのセグメントSGM3と冗長セルアレイ30のそれぞれのセンスアンプS/Aと、コラムデコーダ40,冗長コラムデコーダ36、コラムゲート42、冗長コラムゲート33、センスバッファ回路及び書き込みアンプ回路44と、冗長センスバッファ回路及び書き込みアンプ回路32とが示される。また、通常セルアレイの各センスバッファ回路及び書き込みアンプ回路44が接続されるメインデータバスMDB,/MDBと、冗長対象メインデータバスゲート38が示される。
【0059】
図8で明らかな通り、各サブセグメントのデータバス線対DB,/DBは、列方向にセルアレイ上を配線される。
【0060】
図9には、セグメントSGM2,SGM3に対するセグメントデコーダ50とサブセグメント選択回路58の詳細回路が示される。セグメントデコーダ50は、コラムアドレスY2,Y3,Y4の反転、非反転信号の所定の組み合わせが入力されるNANDゲート502,503を有する。NANDゲート502,503が選択状態Lレベルのセグメント選択信号SGS2,SGS3を生成する。
【0061】
サブセグメント選択回路58は、冗長メインデータバス選択信号RDS0〜3とセグメント選択信号SGS2,SGS3とが供給されるNORゲート5820〜5823及び5830〜5833を有する。各NORゲートは、セグメント選択信号SGS2,SGS3が選択状態のLレベルであって、冗長メインデータバス選択信号RDS0〜3がいずれも非選択状態のLレベルの時に、Hレベルの選択信号を、各サブセグメントのセンスバッファ回路及び書き込みアンプ回路44に供給する。また、各NORゲートは、セグメント選択信号SGS2,SGS3が選択状態のLレベルであっても、冗長メインデータバス選択信号RDS0〜3が選択状態のHレベルの時は、Lレベルの非選択信号をセンスバッファ回路及び書き込みアンプ回路44に供給して、通常セルアレイのサブセグメントのメインデータバスへの接続を禁止する。そして、冗長メインデータバス選択信号RDS0のHレベルの選択信号に応答して、メインデータバス線対MDB0,/MDB0に対応する冗長対象メインデータバスゲート38が導通し、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路32が、選択されたメインデータバス線対MDB0,/MDB0に接続される。その結果、1つのサブセグメントは、冗長セルアレイに置き換えられ、残りのサブセグメントとその冗長セルアレイとが4つのメインデータバス線対に接続される。
【0062】
以上、上記の実施の形態例では、1トランジスタと1キャパシタからなるDRAMのメモリセルを例にして説明したが、本発明は、SRAM、EEPROM等のいずれの固体メモリデバイスにも適用できる。
【0063】
【発明の効果】
以上説明した通り、本発明によれば、通常メモリセルアレイがそれぞれ共通のデータバスをもつ複数のセグメントで構成され、その複数のセグメントを有する通常メモリセルアレイに対して、各セグメント内の対応するメモリセル領域を、同時に、共通の冗長データバスを有する冗長セルアレイに置き換える。従って、複数のセグメントを同時に選択して、複数のメモリセルに対する書き込みと読み出しの試験を行う圧縮テストにより判明した不良領域を、冗長セルアレイに置き換えることができる。従って、不良ビットの検出に圧縮テストを利用することができる冗長セルアレイの構成が提供される。
【0064】
本発明によれば、冗長セルアレイのコラムデコーダに、セグメントデコーダに供給されるセグメント選択用のアドレスの少なくとも一部を与えることで、複数のセグメント内のメモリセルを冗長セルアレイに置き換えても、通常動作時に、冗長セルアレイから適切なメモリセルに書き込みまたは読み出しを行うことができる。
【0065】
更に、本発明によれば、冗長セルアレイが選択されたか否かを検出する冗長判定回路に、通常セルアレイのコラムデコーダに供給されるコラム選択用アドレスの少なくとも一部のアドレスであって、不良セルに対応するアドレスを記憶させることで、通常動作時に、冗長セルアレイへのアクセスを適切に検出することができる。
【0066】
更に、本発明によれば、多数ビット入出力形式の場合であっても、どの入出力ビットに対応するセルアレイを置き換えたかを冗長メインデータバス選択回路に記憶しておくことで、入出力ビット単位で不良セルを有する通常セルアレイを冗長セルアレイに置き換えることができる。
【図面の簡単な説明】
【図1】従来の半導体記憶装置の冗長セルアレイの構成を示す図である。
【図2】第1の実施の形態例の冗長構成を示す図である。
【図3】図2の第1の実施の形態例の詳細回路図である。
【図4】第2の実施の形態例の冗長セルアレイの構成を示す図である。
【図5】第3の実施の形態例の冗長セルアレイの構成を示す図である。
【図6】第4の実施の形態例の冗長セルアレイの構成を示す図である。
【図7】第4の実施の形態例の冗長構成を詳細に示す図である。
【図8】第4の実施の形態例の冗長構成を詳細に示す図である。
【図9】第4の実施の形態例の冗長構成を詳細に示す図である。
【符号の説明】
20 通常セルアレイ
30 冗長セルアレイ
32 冗長センスバッファ回路及び書き込みアンプ回路
33 冗長コラムゲート
34 冗長検出回路
36 冗長コラムデコーダ
38 冗長対象メインデータバスゲート
39 冗長メインデータバス選択回路
40 コラムデコーダ
42 コラムゲート
44 センスバッファ回路及び書き込みアンプ回路
50 セグメントデコーダ
52 試験回路
54 入力回路
56 出力回路
58 サブセグメント選択回路
DB,/DB データバス
MDB,/MDB メインデータバス
RDS 冗長メインデータバス選択信号
Claims (5)
- それぞれ共通のデータバスを有する複数のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメントのデータバス及び前記冗長セルアレイのデータバスに共通に設けられるメインデータバス線対とを有し、
試験で前記複数のセグメント内のセルアレイ領域を同時選択して前記メインデータバス線対を介してデータの読み出しが行われ、前記試験で同時選択される前記複数のセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されている半導体記憶装置。 - 請求項1において、更に、
コラム選択用アドレスを供給され、前記複数のセグメントコラム選択信号を供給するコラムデコーダと、
セグメント選択用アドレスを供給され、前記セグメントにセグメント選択信号を供給するセグメントデコーダと、
不良セルに対応するアドレスであって、前記コラム選択用アドレスの少なくとも一部のアドレスを記憶し、供給されるアドレスと当該記憶したアドレスが一致した時に冗長セルアレイを選択する冗長選択信号を生成する冗長選択回路と、前記セグメント選択用アドレスの少なくとも一部のアドレスが供給され、前記冗長セルアレイに冗長コラム選択信号を供給する冗長用コラムデコーダとを有する半導体記憶装置。 - 請求項1において、更に、
前記コラムデコーダのコラム選択信号に応答して、前記複数のセグメントが前記メインデータバス線対を介して接続される試験回路を有し、
前記試験回路にて、前記複数のセグメント内のメモリセルを同時選択した時に不良が検出された時に、当該同時選択された複数のセグメント内のセルアレイ領域が、前記冗長セルアレイ内のセルアレイ領域に置き換えられる半導体記憶装置。 - それぞれ共通のデータバスを有するN個(Nは複数)のサブセグメントをそれぞれ有するM個(Mは複数)のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメント内の対応するM個のサブセグメントのデータバスに共通に設けられるN個のメインデータバスとを有し、
前記複数のセグメント内の対応するM個のサブセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成される半導体記憶装置。 - 請求項4において、更に、
コラム選択用アドレスを供給され、前記複数のセグメントに共通のコラム選択信号を供給するコラムデコーダと、
不良セルに対応するアドレスであって、前記コラム選択用アドレスの少なくとも一部のアドレスを記憶し、供給されるアドレスと当該記憶したアドレスが一致した時に冗長セルアレイを選択する冗長選択信号を生成する冗長選択回路と、
前記冗長セルアレイに置き換えられた対応するサブセグメントが接続される前記メインデータバスのデータを記憶し、前記冗長選択信号に応答して、冗長メインデータバス選択信号を生成する冗長メインデータバス選択回路と、
セグメント選択用アドレスを供給され、前記冗長メインデータバス選択信号に応答して、前記冗長セルアレイへの置き換えがされていないサブセグメントには、前記セグメント選択用アドレスから生成されるセグメント選択信号を供給し、前記冗長セルアレイへの置き換えがされているサブセグメントには、前記セグメント選択信号が禁止されるセグメント及びサブセグメントデコーダと、
N個のメインデータバスのうち置き換えられたサブセグメントに対応するメインデータバスと、前記冗長セルアレイのデータバスとを、前記冗長メインデータバス選択信号に応答して接続するゲート回路と、
前記セグメント選択用アドレスの少なくとも一部のアドレスが供給され、前記冗長セルアレイに冗長コラム選択信号を供給する冗長用コラムデコーダとを有する半導体記憶装置。
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