JP3841535B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大容量の半導体記憶装置に関し、特に複数のセグメントのセルのデータを同時に読み出す圧縮テストに適応可能な冗長メモリセルアレイの構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）等の半導体記憶装置は大容量の一途をたどっている。大容量化に伴い、不良セル、不良ビット、不良ワードの救済を行う為に、通常のメモリセルアレイに加えて冗長セルアレイが設けられる。通常のセルアレイに不良が検出されると、その不良ビットが冗長セルアレイの正常なビットに置き換えられる。
【０００３】
一方、大容量化に伴い、消費電力の節約等の目的で、通常のメモリセルアレイが複数のセグメントに分割される。各セグメント内には、マトリクス状に配置された複数のメモリセルと、それらのメモリセルに接続される複数のビット線と、それぞれのビット線の電位を検出するセンスアンプが設けられる。そして、複数のセンスアンプの出力が、コラムゲートを介して共通のデータバス線に接続され、そのデータバス線は、セグメント内で共通のデータバス線の読み出しアンプであるセンスバッファ回路や書き込み用の書き込みアンプに接続される。かかるセグメントからの出力は、複数のセグメントに共通のメインデータバス線を介して、入出力回路に接続される。
【０００４】
図１は、従来の半導体記憶装置の冗長セルアレイの構成を示す図である。図１は、メモリセルが１トランジスタと１キャパシタからなるＤＲＡＭの例である。この例では、通常のセルアレイ２０内に、４個のセグメントＳＧＭ０〜ＳＧＭ３が設けられる。各セグメントは、セグメントＳＧＭ０に示される通り、ワード線ＷＬとビット線ＢＬ，／ＢＬとの交差部に配置されたメモリセルＭＣと、ビット線対の電位差を検出するセンスアンプＳＡとを有する。図１の例では、セグメントＳＧＭ０は４つのコラムを有し、それぞれのコラムのビット線対は、コラムゲート４２を介してセグメント内で共通のデータバス線ＤＢ，／ＤＢに接続される。このデータバス線ＤＢ，／ＤＢは、セグメント内で共通のセンスバッファ回路及び書き込みアンプ回路４４に接続される。
【０００５】
そして、それぞれのセグメントＳＧＭ０〜ＳＧＭ３のセンスバッファ回路４４の出力は、複数のセグメントに共通のメインデータバス線ＭＤＢに接続される。メインデータバス線ＭＤＢは、図示しない入出力回路に接続される。
【０００６】
各セグメント内の複数のセンスアンプＳＡの出力は、コラムゲート４２を介してセンスバッファ回路４４に接続される。このコラムゲート４２は、コラムデコーダ４０により生成されるコラム選択信号ＣＬ０〜ＣＬ３により選択される。図１の例では、コラム選択信号ＣＬ０〜ＣＬ３が、複数のセグメントに対して共通に供給される。
【０００７】
図１の例では、冗長セルアレイ３０が設けられる。冗長セルアレイ３０は、セグメントと同じ容量であり、４つのビット線対、センスアンプ、コラムゲートと共通の冗長用データバス線ＲＤＢ，／ＲＤＢとを有し、冗長セルアレイ用に共通のセンスバッファ回路及び書き込みアンプ回路３２を有する。そして、その出力が共通のメインデータバス線ＭＤＢに接続される。
【０００８】
一方、セグメントデコーダ５０は、コラムアドレスＹ２，Ｙ３をデコードして、通常セルアレイ２０内の１つのセグメントを選択するセグメント選択信号ＳＧＳ０〜ＳＧＳ３を生成し、それぞれのセンスバッファ回路４４に供給する。セグメント選択信号ＳＧＳにより選択されたセグメントのセンスバッファ回路４４の出力が、メインデータバス線ＭＤＢに出力される。
【０００９】
図１の例では、冗長セルアレイ３０は、通常セルアレイ２０内の不良メモリセルまたは不良ビットを有する１つのセグメントに置き換えられる。従って、冗長判定回路３４内の冗長アドレスＲＯＭは、不良の存在するセグメントに対応するセグメント選択用のコラムアドレスＹ２，Ｙ３を記憶する。そして、冗長判定回路３４は、供給されるコラムアドレスＹ２、Ｙ３と冗長ＲＯＭ内のアドレスとの比較を行い、一致するときに、冗長選択信号ＲＳＧＳを出力して、冗長セルアレイ３０を選択すると共に、セグメントデコーダ５０を非活性化しセグメント選択信号ＳＧＳの出力を禁止する。その結果、通常セルアレイ内のセグメントに代えて、冗長セルアレイ３０からのデータが、メインデータバスＭＤＢに出力される。
【００１０】
【発明が解決しようとする課題】
ところで、メモリが正常に動作するか否かをテストする必要がある。かかるテストは、メモリセルに０または１のデータを書き込み、その後そのメモリセルのデータを読み出し、書き込んだデータと一致するか否かをチェックする。ところが、メモリの大容量化に伴い、上記のテストを全てのメモリセルに対して順番に行ったのでは、膨大な試験時間を要して実用的ではない。
【００１１】
そこで、一般に圧縮テストが提案されている。この圧縮テストでは、複数のメモリセルに同時に０または１のデータを書き込み、その後それらの複数のメモリセルのデータを同時に読み出し、全ての読み出しデータが０で一致すれば０を出力し、全ての読み出しデータが１で一致すれば１を出力し、全ての読み出しデータが一つでも異なるとハイインピーダンス状態にして出力しない。こうすることにより、複数のメモリセルに対して同時に試験を行うことができるので、試験時間を大幅に短縮することができる。
【００１２】
かかる圧縮テストでは、図１に示される通り、各セグメントのメモリセルが同時に選択され、各セグメントのセンスバッファ回路４４の出力が共通のメインデータバス線対ＭＤＢを介してテスト回路５２に供給される。即ち、圧縮テストでは、図１において、ワード線ＷＬが選択され、コラムデコーダ４０からのコラム選択信号により、各セグメントの対応するメモリセルに同時書き込みが行われる。また、複数のセグメントからの同時読み出しでは、例えばメインデータバス線対がＨレベルにプリチャージされ、各セグメントのセンスバッファ回路４４が同時に活性化されると、読み出しデータに応じて、一方のメインデータバス線がＬレベルに駆動される。従って、全ての読み出しデータが同じの場合は、それに応じたメインデータバス線の一方がＬレベルに駆動され、読み出しデータがひとつでも異なる場合は、いずれのメインデータバス線もＬレベルに駆動される。従って、メインデータバス線対を利用して、読み出しデータが、全てＨレベル、全てＬレベル及び不一致を検出することができる。
【００１３】
しかしながら、上記した圧縮テストの方法では、いずれのセグメントに不良が存在するかを検出することができない。従って、図１の冗長セルアレイ３０がセグメント単位で置き換えられる構成において、上記の圧縮テストは、冗長セルアレイ３０に置換されるべきセグメントの検出を行うことができない。そのため、上記の圧縮テストは、もっぱら冗長セルアレイへの置換（冗長検出回路内の冗長ＲＯＭへの書き込み）を行ったあとの試験にしか利用できない。
【００１４】
そこで、本発明の目的は、圧縮テストにより冗長セルアレイと置き換えられるべきセル領域を検出することができる冗長セルアレイの構成を提供することにある。
【００１５】
更に、本発明の別の目的は、圧縮テストにより検出した不良領域を冗長セルアレイに置換することができる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体記憶装置の冗長セルアレイ構成は、複数のセグメントのメモリセルを同時に選択して書き込み・読み出しを行う圧縮テストの対象領域を、冗長セルアレイに置き換えることができる構成とする。即ち、コラムデコーダがデコードするアドレスの少なくとも一部アドレスが、冗長判定回路の冗長ＲＯＭに記憶され、その一部のアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダには、セグメントデコーダがデコードするアドレスの少なくとも一部アドレスが供給される。
【００１７】
更に、半導体記憶装置が、１つのセグメントに複数のメインデータバスが接続される多ビット入出力構成になる場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、本発明の冗長セルアレイの構成は、上記の構成に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【００１８】
上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有する複数のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメントのデータバス及び前記冗長セルアレイのデータバスに共通に設けられるメインデータバスとを有し、
前記複数のセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されていることを特徴とする。
【００１９】
上記の発明によれば、複数のセグメントのセルを同時に選択して不良セルが検出されたときに、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。従って、圧縮テストを行うことができるメモリに適した冗長セルアレイ構成とすることができる。
【００２０】
更に、上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有するＮ個（Ｎは複数）のサブセグメントをそれぞれ有するＭ個（Ｍは複数）のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメント内の対応するＭ個のサブセグメントのデータバスに共通に設けられるＮ個のメインデータバスとを有し、
前記複数のセグメント内の対応するＭ個のサブセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されることを特徴とする。
【００２１】
上記の発明によれば、多数ビット出力の為に多数もメインデータバスを有するメモリにおいて、複数のセグメント内の対応するサブセグメントを同時に選択して不良セルテストを行って不良セルが検出された時に、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２３】
図２は、第１の実施の形態例の冗長構成を示す図である。図１の従来例の対応する部分には、同じ引用番号を付した。第１の実施の形態例では、従来例と同様に、４つのセグメントＳＧＭ０〜ＳＧＭ３と、セグメントと同じ容量の冗長アレイ３０とを有する。また、各セグメントは４コラムで構成される。各セグメントのコラム選択は、コラムデコーダ４０が生成するコラム選択信号ＣＬ０〜ＣＬ３により、コラムゲートトランジスタ４２を導通することにより行われる。選択されたコラムは、共通データバスＤＢ０〜ＤＢ３を介してデータバスのセンスバッファ回路及び書き込みアンプ４４に接続される。図２では、簡単の為に、データバス線対を１本のデータバスで、メインデータバス線対を１本のメインデータバスでそれぞれ示している。同様に、コラムゲートトランジスタの１個で省略している。各コラムがビット線対で構成される場合は、これらも全て一対で構成される。
【００２４】
複数のセグメントから１つのセグメントが、セグメントデコーダにより生成されるセグメント選択信号ＳＧＳ０〜３により選択される。具体的には、セグメント選択信号ＳＧＳ０〜ＳＧＳ３により、各セグメントのセンスバッファ回路及び書き込みアンプ回路４４が活性化され、読みだし時は、データバス線対ＤＢ，／ＤＢの読み出しデータに応じてメインデータバス線対ＭＤＢを駆動し、書き込み時は、メインデータバス線対ＭＤＢの書き込みデータに応じて、データバス線対ＤＢ，／ＤＢが駆動する。
【００２５】
一方、セグメントと同じ容量の冗長セルアレイ３０が設けられる。この冗長セルアレイ３０は、圧縮テストで同時選択される領域を全て含み、不良セルを有する領域と置き換えられる。即ち、図２に示される通り、各セグメントの斜線で示したコラムが、同時に冗長セルアレイ３０に置き換えられる。
【００２６】
圧縮テストでは、コラムデコーダ４０により生成されたコラム選択信号ＣＬ０に対応する領域が、各セグメントから同時に選択される。上記した通り、圧縮テストでは、各セグメントの入出力がメインデータバスＭＤＢを介して同時に試験回路５２に接続され、試験回路は、同時に０または１の書き込みを行い、同時に書き込んだデータを読みだして、メモリセルが正常に動作しているか否かを判定する。例えば、全て１を書き込んで全て１が読み出された場合は、テスト端子Ｔｏｕｔは１に、全て０を書き込んで全て０が読み出された場合は、テスト端子Ｔｏｕｔは０に、読み出しデータが一致しない場合は、テスト端子Ｔｏｕｔはハイインピーダンスになる。即ち、書き込みは、メインデータバスＭＤＢを介して複数のセグメントの書き込みアンプ回路４４から同じデータを書き込む。また、読み出しは、メインデータバス線対ＭＤＢを両方Ｈレベルにリセットした状態から、各セグメントの読み出しデータに応じて、一方のメインデータバス線をＬレベルに駆動する。その結果、読み出しデータが全て０の場合は、一方のメインデータバス線がＬレベルに駆動され、全て１の場合は、他方のメインデータバス線がＬレベルに駆動される。また、不一致の場合は、両方のメインデータバス線がＬレベルに駆動される。この様に、試験回路５２は、メインデータバス線対を介して、３つの状態を検出することができる。
【００２７】
図２に示す様に、圧縮テストで各セグメントの斜線のコラムが同時に選択され、読み出しデータに不一致が発生した時は、それらの斜線のコラムのいずれかが不良セルまたは不良ビットを有することが判明する。従って、その場合は、それらの同時に選択された領域を含む領域が、冗長セルアレイ３０に置き換えられる。
【００２８】
冗長セルアレイへの置換を行う場合は、置換された通常セルの領域を示すコラムアドレスＹ０，Ｙ１が、冗長判定回路３４の冗長ＲＯＭに記憶される。このコラムアドレスＹ０，Ｙ１は、コラムデコーダ４０に供給されるアドレスと同じである。
【００２９】
一方、第１の実施の形態例では、図２に示される様に冗長セルアレイ３０への置き換えを行うので、冗長セルアレイ３０のコラムゲート３３を選択するコラム選択信号ＲＣＬ０〜ＲＣＬ３は、セグメントデコーダに供給されるコラムアドレスＹ２，Ｙ３に従って、冗長コラムデコーダ３６により生成される。
【００３０】
上記した冗長セルアレイの構成を有する半導体記憶装置において、まず圧縮テストが実施される。そして、あるコラム選択信号ＣＬ０〜３が選択された時に読み出しデータの不一致が検出されると、そのコラムアドレスＹ０，Ｙ１が冗長判定回路３４内の図示しない冗長ＲＯＭ内に記録されて、冗長セルアレイ３０への置換が行われる。その後、通常のアクセス動作において、コラム選択信号生成用のコラムアドレスＹ０，Ｙ１が、図示しない冗長ＲＯＭに記録されているアドレスと一致する時は、冗長選択信号ＲＳＧＳにより、冗長セルアレイのデータバスのセンスバッファ回路及び書き込みアンプ回路３２が選択され活性化される。それと同時に、冗長選択信号ＲＳＧＳにより、セグメントデコーダ５０が非活性化され、セグメント選択信号ＳＧＳ０〜ＳＧＳ３の生成が禁止される。更に、冗長コラムデコーダ３６は、セグメント選択用のコラムアドレスＹ２，Ｙ３をデコードして、冗長セルアレイ３０からコラムを選択するコラム選択信号ＲＣＬ０〜３を生成する。選択されたコラムは、冗長センスバッファ回路及び書き込み回路３２に接続され、冗長選択信号ＲＳＧＳによりメインデータバスＭＤＢに接続される。
【００３１】
以上の通り、冗長セルアレイ３０には、圧縮テストで同時に選択される各セグメントの領域を含む領域が置換される。具体的には、コラムデコーダ４０がデコードするアドレスが、冗長判定回路３４の図示しない冗長ＲＯＭに記憶され、そのアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダ３６には、セグメントデコーダ５０がデコードするアドレスが供給される。
【００３２】
図３は、図２の第１の実施の形態例の詳細回路図である。図２と同じ部分には同じ引用番号を付している。図３の例には、１トランジスタと１キャパシタから構成されるメモリセルＭＣが示され、ビット線対ＢＬ，／ＢＬがセンスアンプＳ／Ａに接続され、コラム選択トランジスタ対４２を介して共通のデータバス線対ＤＢ３，／ＤＢ３に接続される。冗長セルアレイ３０側も同様の構成である。それ以外の部分は、図２の例と同じであり、説明を省略する。
【００３３】
図４は、第２の実施の形態例の冗長セルアレイの構成を示す図である。この実施の形態例は、１６個のセグメントＳＧ０〜ＳＧ１５が設けられる。各セグメントは、４つのコラムを有する。従って、セグメントデコーダ５０には、４ビットのコラムアドレスＹ２〜Ｙ５が供給され、コラムデコーダ４０には、２ビットのコラムアドレスＹ０，Ｙ１が供給される。また、冗長セルアレイ３０は、１つのセグメントと同じ容量を有する。従って、１６個のセグメントの図中斜線の領域が全て冗長セルアレイ３０と置き換えることはできない。
【００３４】
そこで、本実施の形態例では、圧縮テストで１６個全てのセグメントを同時に選択するのではなく、４個のセグメントを同時に選択する。その４個のセグメントは、センスバッファ回路及び書き込みアンプ回路４０を介して試験回路５２が接続されるメインデータバス線対ＭＤＢを駆動し、駆動される。そして、読み出しデータが異なる状態或いは不一致が検出された時は、その４個の単位で冗長セルアレイ３０と置き換えられる。
【００３５】
今仮に、セグメントＳＧ０〜ＳＧ３の斜線部分が冗長セルアレイ３０に置き換えられるとする。各セグメント内のコラムを選択するコラムゲートＹ０，Ｙ１（＝０，０）と、４つのセグメントＳＧ０〜ＳＧ３を選択するコラムアドレスＹ４，Ｙ５（＝０、０）が、冗長判定回路内の冗長ＲＯＭに記録される。そして、供給されるアドレスＹ０，Ｙ１，Ｙ４，Ｙ５が記録された冗長ＲＯＭ内のアドレスと比較される。
【００３６】
一方、冗長セルアレイのコラムデコーダ３６には、４つのセグメントＳＧ０〜ＳＧ３のいずれかを選択するコラムアドレスＹ２，Ｙ３が供給される。従って、置き換えられた４つのセグメントＳＧ０〜ＳＧ３のうち一つの対応するコラムが、冗長セルアレイ３０から選択される。
【００３７】
上記の第２の実施の形態例では、１６個のセグメントの内、一部の複数のセグメント内の領域が、冗長セルアレイ３０に置き換えられる。その場合は、冗長コラムデコーダ３６には、セグメントデコーダに供給されるコラムアドレスＹ２〜Ｙ５のうちの一部の下位アドレスＹ２，Ｙ３が供給される。また、通常セルアレイ２０のコラムデコーダ４０に供給されるコラムアドレスＹ０，Ｙ１が、残りのセグメントデコード用のコラムアドレスＹ４，Ｙ５と共に、冗長判定回路３４に記憶される。
【００３８】
図５は、第３の実施の形態例の冗長セルアレイの構成を示す図である。この例では、通常セルアレイ２０内に４つのセグメントＳＧ０〜ＳＧ３が設けられる。そして、各セグメントは、８つのコラムを有する。また、冗長セルアレイ３０は、セグメントと同じ容量を有する。そして、各セグメントＳＧ０〜ＳＧ３から、２コラムづつの領域が、同時に冗長セルアレイ３０に置き換えられる。
【００３９】
通常セルアレイ２０のコラムデコーダ４０には、３ビットのコラムアドレスＹ０，Ｙ１，Ｙ２が供給され、各セグメントの８つのコラムから１つのコラムがコラム選択信号ＣＬ０〜ＣＬ７により選択される。また、セグメントデコーダ５０には、４つのセグメントを選択するコラムアドレスＹ３，Ｙ４が供給される。
【００４０】
図５に示される通り、各セグメントの２つづつのコラムの領域（図中斜線）が、同時に冗長セルアレイ３０に置換される。従って、コラムデコーダに供給されるコラムアドレスの一部のアドレスＹ１，Ｙ２が、冗長判定回路３４内の冗長ＲＯＭに記録される。また、冗長セルアレイ３０の冗長デコーダ３６には、セグメントデコーダ５０に供給されるコラムアドレスＹ３，Ｙ４と、コラムデコーダ４０に供給される残りのアドレスＹ０とが供給される。
【００４１】
図５に示した第３の実施の形態例では、各セグメント内の複数のコラムが同時に冗長セルアレイに置換される。不良セル、不良ビットが一定の領域に集中して発生する傾向を考慮すると、かかる方法は冗長方法としてメリットを有する。従って、その場合は、コラムデコーダ４０に供給されるコラムアドレスの一部が冗長判定回路３４内に記憶される。
【００４２】
図６は、第４の実施の形態例の冗長セルアレイの構成を示す図である。第４の実施の形態例は、１つのセグメントに複数のメインデータバスが接続される多ビット入出力構成の半導体記憶装置の例である。この場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、冗長セルアレイの構成は、冗長アドレスの判定を行う冗長判定回路に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【００４３】
また、第４の実施の形態例は、チップ１００上に、８列のセグメントＳＧ０〜ＳＧ７が配置され、その中央部にメインワードデコーダ２４が配置される。そして、メインワードデコーダ２４の両側に、４列のセグメントと冗長セルアレイ３０とがそれぞれ配置される。また、各セグメント毎に、コラムデコーダ４０が設けられる。更に、メインワードデコーダ２４に対応して、各セグメントの両側にサブワードデコーダＳＷＤが設けられる。
【００４４】
更に、図６では、明示されていないが、各セグメントＳＧＭ０〜ＳＧＭ３内の４つの各サブセグメントは、それぞれデータバス用のセンスバッファ回路及び書き込みアンプ４４を介して４つのメインデータバスＭＤＢにそれぞれ接続される。セグメントデコーダ５０により、８列のセグメントＳＧＭ０〜ＳＧＭ７のいずれかのセグメントが選択される。また、各サブセグメント内の複数のコラムから、コラムデコーダ４０からのコラム選択信号に応じて１つのコラムが選択され、各サブセグメント内のセンスバッファ回路及び書き込みアンプ回路４４に接続される。そして、選択されたセグメントの４つのセンスバッファ回路及び書き込みアンプ回路４４が、４つのメインデータバスＭＤＢに接続される。
【００４５】
図７は、第４の実施の形態例の冗長構成を詳細に示す図である。図７を参照しながら、４ビット入出力構成のメモリ回路における冗長セルアレイの構成例を説明する。図７には、メインワードデコーダ２４（ＭＷＤ）の左側の冗長セルアレイ３０と４つのセグメントＳＧＭ０〜ＳＧＭ３が示される。また、図６のチップ全体図に示される通り、冗長セルアレイ３０と４つのセグメントＳＧＭ０〜ＳＧＭ３とは８行配置されるが、図７には、それらが２行だけ示される。
【００４６】
各セグメントは、それぞれ４つのサブセグメントＳＳＧＭを有する。各サブセグメントは、メモリセルアレイ、センスアンプＳＡ、コラムゲート４２（ＣＬＧ）、データバス、データバス用センスバッファ回路及び書き込み回路４４（ＤＳＢ）、及びコラムデコーダ４０が設けられる。各サブセグメントのセンスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）は、４つのメインデータバスＭＤＢ０〜ＭＤＢ３に接続される。かかるメインデータバスＭＤＢ０〜ＭＤＢ３は、それぞれ入出力端子ＤＱ０〜ＤＱ３に図示しない入出力回路を介して接続される。
【００４７】
また、メインワードデコーダ２４の出力は、サブワードデコーダＳＷＤに供給され、各セグメントのワード線を選択する。サブワードデコーダＳＷＤは、４つのセグメントに対して、その両側にそれぞれ設けられ、メインワードデコーダ２４の左側には、従って、５つのサブワードデコーダＳＷＤが設けられる。かかる構成により、行方向に配置される各セグメント内のワード線が、１本だけ選択される。
【００４８】
一方、各セグメント毎に設けられたコラムデコーダ４０は、図７に示される通り、レイアウト上サブワードデコーダＳＷＤの下側に配置される。複数行のセグメントに対して、列方向に配置された各コラムデコーダ４０には、コラムアドレスＹ０〜Ｙ４が供給される。即ち、コラムアドレスＹ０〜Ｙ４は、図７に示される通り、列方向に配線される。コラムアドレスＹ０、Ｙ１により、各サブセグメント内の４つのコラムから１つのコラムを選択する。コラムアドレスＹ２〜Ｙ４は、セグメント選択用のアドレスであり、選択されるセグメントに属するコラムデコーダ４０のみが活性化する。その結果、非選択のセグメントに属するコラムデコーダ４０は非活性となり、無駄に電流が消費されるのが防止される。
【００４９】
各セグメント内では、４つのサブセグメントに対して、コラムデコーダ４０が共通のコラム選択信号ＣＬ０〜ＣＬ４（図示せず）を供給する。従って、それぞれのサブセグメントから同じコラム選択信号により選択されたコラムのセンスアンプＳＡが、コラムゲート４２（ＣＬＧ）を介して図示しないデータバス線対及びセンスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）に接続される。
【００５０】
通常の動作では、通常セルアレイ内のセグメントが、セグメントデコーダ５０により生成されたセグメント選択信号ＳＧＳ０〜３により選択され、選択されたセグメント内の４つのサブセグメントＳＳＧＭの各センスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）が活性化され、４つのメインデータバスＭＤＢ０〜３に接続される。セグメントデコーダ５０には、セグメント選択用のコラムアドレスＹ２〜Ｙ４が供給される。即ち、チップ全体でメインデコーダ２４の左右に８つのセグメントの内、１つのセグメントが選択される。
【００５１】
かかるメモリの構成において、圧縮テストは、コラムデコーダ４０を全て活性化し、そのコラム選択信号ＣＬ０〜ＣＬ３（図示せず）により、各サブセグメントのセンスアンプをそれぞれ選択し、サブセグメントのセンスバッファ回路及び書き込みアンプ４４を同時にメインデータバス線対ＭＳＢ０〜／ＭＤＢ３を介して図示しない試験回路５２に接続する。試験回路５２は、前述した通りメインデータバス線対を利用して各セグメントからの４つのサブセグメントに対して同時に読み出し判定することができる。その結果、１ビットの入出力端子の場合と同様に、圧縮テストでは試験時間を短縮することができる。
【００５２】
第４の実施の形態例では、冗長セルアレイの構成は、圧縮テストで同時に選択される各セグメントのサブセグメント内の不良ビットを含む領域を置き換える。図７内に斜線で示される通り、仮にセグメントＳＧＭ０のサブセグメントＳＳＧＭ内に不良ビットが存在する場合、圧縮テストでは、各セグメントＳＧＭ０〜３の各サブセグメントＳＳＧＭの斜線領域のいずれかに不良が存在することが判明する。そこで、冗長セルアレイ３０には、これらの斜線領域のセルアレイが置き換えられる。従って、冗長セルアレイ３０のコラムデコーダ３６には、セグメント選択用のコラムアドレスＹ２〜Ｙ４が供給され、セグメント選択に応じて冗長セルアレイ３０内の１つのコラムが選択される。
【００５３】
また、冗長セルアレイ３０が、セグメント内の一部のサブセグメント内の領域に対してしか置き換えないので、どのサブセグメントか、即ちどのメインデータバスＭＤＢ、入出力端子ＤＱに対する冗長置き換えかについての情報を、冗長対象入出力ビット選択回路３９内の図示しないＲＯＭに記憶する。また、冗長セルアレイからの出力をどのメインデータバスに接続すべきかを行う冗長対象メインデータバスゲート３８が、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２をメインデータバスとの間に設けられる。
【００５４】
従って、仮に図７の斜線の領域が冗長セルアレイに置き換えられているとする。そして、その領域内のコラム、例えば入出力端子ＤＱ０に対するサブセグメント内の（Ｙ０〜Ｙ４）＝（０〜０）のコラムに不良が存在していたとする。その場合は、（Ｙ２，Ｙ３）＝（０，０）、（０，１）、（１，０）、（１，１）に対応するセグメントＳＧＭ０〜ＳＧＭ３内の（Ｙ０，Ｙ１）＝（０，０）のコラムが冗長セルアレイ３０に置き換えられる。冗長判定回路３４の図示しない冗長ＲＯＭには、（Ｙ０，Ｙ１）＝（０、０）が記憶される。また、冗長対象入出力ビット選択回路３９には、ＤＱ０が記憶される。
【００５５】
その場合に、斜線の領域のいずれかのビットが選択されたとする。冗長判定回路３４は、供給されるアドレスＹ０，Ｙ１と記憶している冗長ＲＯＭ内の（０，０）とを比較し、一致することを判別し、冗長選択信号ＲＳＧＳを出力する。冗長選択信号ＲＳＧＳにより、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２が選択され活性化される。その時、セグメント選択用のコラムアドレスＹ２〜Ｙ４から冗長コラムデコーダ３６により生成されるコラム選択信号により、冗長セルアレイ３０内のコラムから選択セグメントに対応するコラムが選択される。尚、コラムアドレスＹ４は、メインワードデコーダ２４の左側と右側とを示すアドレスであり、左側の選択を示すＹ４＝０の時に、冗長コラムデコーダ３６を活性化する。
【００５６】
冗長選択信号ＲＳＧＳは、更に冗長メインデータバス選択回路３９にも供給される。冗長メインデータバス選択回路３９には、４つのサブセグメントのいずれのサブセグメントの領域が冗長セルアレイに置き換えられたかの情報が記録されている。従って、冗長選択信号ＲＳＧＳが供給されると、冗長メインデータバス選択回路３９は、冗長メインデータバス選択信号ＲＤＳ０〜３のいずれかを選択状態にし、セグメントデコーダが供給するセグメント選択信号ＳＧＳ０のうち、対応するサブセグメントへの選択信号ＳＧＳ００を非選択状態にする。セグメントＳＧＭ０の他のサブセグメントへの選択信号ＳＧＳ０１〜０３は、選択状態のままである。かかる制御は、サブセグメント選択回路５８により行われる。
【００５７】
図７のレイアウト構成では、列方向に並んだ複数のコラムデコーダ４０に対して、同じコラムアドレスＹ０〜Ｙ４が列方向に配置され供給される。コラムデコーダ４０は、サブワードデコーダＳＷＤを配置する領域を利用して配置される。同様に、列方向に配置される複数の冗長コラムデコーダ３６にも、コラムアドレスＹ０〜Ｙ４が列方向に配置され供給される。この冗長コラムデコーダ３６も、サブワードデコーダＳＷＤの領域を利用して配置される。
【００５８】
図８，９は、第４の実施の形態例のコラムゲート、メインデータバス、コラムデコーダ、サブセグメント選択回路５８、コラムデコーダ５０等を詳細に示す回路図である。図８には、通常セルアレイのセグメントＳＧＭ３と冗長セルアレイ３０のそれぞれのセンスアンプＳ／Ａと、コラムデコーダ４０，冗長コラムデコーダ３６、コラムゲート４２、冗長コラムゲート３３、センスバッファ回路及び書き込みアンプ回路４４と、冗長センスバッファ回路及び書き込みアンプ回路３２とが示される。また、通常セルアレイの各センスバッファ回路及び書き込みアンプ回路４４が接続されるメインデータバスＭＤＢ，／ＭＤＢと、冗長対象メインデータバスゲート３８が示される。
【００５９】
図８で明らかな通り、各サブセグメントのデータバス線対ＤＢ，／ＤＢは、列方向にセルアレイ上を配線される。
【００６０】
図９には、セグメントＳＧＭ２，ＳＧＭ３に対するセグメントデコーダ５０とサブセグメント選択回路５８の詳細回路が示される。セグメントデコーダ５０は、コラムアドレスＹ２，Ｙ３，Ｙ４の反転、非反転信号の所定の組み合わせが入力されるＮＡＮＤゲート５０２，５０３を有する。ＮＡＮＤゲート５０２，５０３が選択状態Ｌレベルのセグメント選択信号ＳＧＳ２，ＳＧＳ３を生成する。
【００６１】
サブセグメント選択回路５８は、冗長メインデータバス選択信号ＲＤＳ０〜３とセグメント選択信号ＳＧＳ２，ＳＧＳ３とが供給されるＮＯＲゲート５８２０〜５８２３及び５８３０〜５８３３を有する。各ＮＯＲゲートは、セグメント選択信号ＳＧＳ２，ＳＧＳ３が選択状態のＬレベルであって、冗長メインデータバス選択信号ＲＤＳ０〜３がいずれも非選択状態のＬレベルの時に、Ｈレベルの選択信号を、各サブセグメントのセンスバッファ回路及び書き込みアンプ回路４４に供給する。また、各ＮＯＲゲートは、セグメント選択信号ＳＧＳ２，ＳＧＳ３が選択状態のＬレベルであっても、冗長メインデータバス選択信号ＲＤＳ０〜３が選択状態のＨレベルの時は、Ｌレベルの非選択信号をセンスバッファ回路及び書き込みアンプ回路４４に供給して、通常セルアレイのサブセグメントのメインデータバスへの接続を禁止する。そして、冗長メインデータバス選択信号ＲＤＳ０のＨレベルの選択信号に応答して、メインデータバス線対ＭＤＢ０，／ＭＤＢ０に対応する冗長対象メインデータバスゲート３８が導通し、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２が、選択されたメインデータバス線対ＭＤＢ０，／ＭＤＢ０に接続される。その結果、１つのサブセグメントは、冗長セルアレイに置き換えられ、残りのサブセグメントとその冗長セルアレイとが４つのメインデータバス線対に接続される。
【００６２】
以上、上記の実施の形態例では、１トランジスタと１キャパシタからなるＤＲＡＭのメモリセルを例にして説明したが、本発明は、ＳＲＡＭ、ＥＥＰＲＯＭ等のいずれの固体メモリデバイスにも適用できる。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、通常メモリセルアレイがそれぞれ共通のデータバスをもつ複数のセグメントで構成され、その複数のセグメントを有する通常メモリセルアレイに対して、各セグメント内の対応するメモリセル領域を、同時に、共通の冗長データバスを有する冗長セルアレイに置き換える。従って、複数のセグメントを同時に選択して、複数のメモリセルに対する書き込みと読み出しの試験を行う圧縮テストにより判明した不良領域を、冗長セルアレイに置き換えることができる。従って、不良ビットの検出に圧縮テストを利用することができる冗長セルアレイの構成が提供される。
【００６４】
本発明によれば、冗長セルアレイのコラムデコーダに、セグメントデコーダに供給されるセグメント選択用のアドレスの少なくとも一部を与えることで、複数のセグメント内のメモリセルを冗長セルアレイに置き換えても、通常動作時に、冗長セルアレイから適切なメモリセルに書き込みまたは読み出しを行うことができる。
【００６５】
更に、本発明によれば、冗長セルアレイが選択されたか否かを検出する冗長判定回路に、通常セルアレイのコラムデコーダに供給されるコラム選択用アドレスの少なくとも一部のアドレスであって、不良セルに対応するアドレスを記憶させることで、通常動作時に、冗長セルアレイへのアクセスを適切に検出することができる。
【００６６】
更に、本発明によれば、多数ビット入出力形式の場合であっても、どの入出力ビットに対応するセルアレイを置き換えたかを冗長メインデータバス選択回路に記憶しておくことで、入出力ビット単位で不良セルを有する通常セルアレイを冗長セルアレイに置き換えることができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の冗長セルアレイの構成を示す図である。
【図２】第１の実施の形態例の冗長構成を示す図である。
【図３】図２の第１の実施の形態例の詳細回路図である。
【図４】第２の実施の形態例の冗長セルアレイの構成を示す図である。
【図５】第３の実施の形態例の冗長セルアレイの構成を示す図である。
【図６】第４の実施の形態例の冗長セルアレイの構成を示す図である。
【図７】第４の実施の形態例の冗長構成を詳細に示す図である。
【図８】第４の実施の形態例の冗長構成を詳細に示す図である。
【図９】第４の実施の形態例の冗長構成を詳細に示す図である。
【符号の説明】
２０ 通常セルアレイ
３０ 冗長セルアレイ
３２ 冗長センスバッファ回路及び書き込みアンプ回路
３３ 冗長コラムゲート
３４ 冗長検出回路
３６ 冗長コラムデコーダ
３８ 冗長対象メインデータバスゲート
３９ 冗長メインデータバス選択回路
４０ コラムデコーダ
４２ コラムゲート
４４ センスバッファ回路及び書き込みアンプ回路
５０ セグメントデコーダ
５２ 試験回路
５４ 入力回路
５６ 出力回路
５８ サブセグメント選択回路
ＤＢ，／ＤＢ データバス
ＭＤＢ，／ＭＤＢ メインデータバス
ＲＤＳ 冗長メインデータバス選択信号
【発明の属する技術分野】
本発明は、大容量の半導体記憶装置に関し、特に複数のセグメントのセルのデータを同時に読み出す圧縮テストに適応可能な冗長メモリセルアレイの構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）等の半導体記憶装置は大容量の一途をたどっている。大容量化に伴い、不良セル、不良ビット、不良ワードの救済を行う為に、通常のメモリセルアレイに加えて冗長セルアレイが設けられる。通常のセルアレイに不良が検出されると、その不良ビットが冗長セルアレイの正常なビットに置き換えられる。
【０００３】
一方、大容量化に伴い、消費電力の節約等の目的で、通常のメモリセルアレイが複数のセグメントに分割される。各セグメント内には、マトリクス状に配置された複数のメモリセルと、それらのメモリセルに接続される複数のビット線と、それぞれのビット線の電位を検出するセンスアンプが設けられる。そして、複数のセンスアンプの出力が、コラムゲートを介して共通のデータバス線に接続され、そのデータバス線は、セグメント内で共通のデータバス線の読み出しアンプであるセンスバッファ回路や書き込み用の書き込みアンプに接続される。かかるセグメントからの出力は、複数のセグメントに共通のメインデータバス線を介して、入出力回路に接続される。
【０００４】
図１は、従来の半導体記憶装置の冗長セルアレイの構成を示す図である。図１は、メモリセルが１トランジスタと１キャパシタからなるＤＲＡＭの例である。この例では、通常のセルアレイ２０内に、４個のセグメントＳＧＭ０〜ＳＧＭ３が設けられる。各セグメントは、セグメントＳＧＭ０に示される通り、ワード線ＷＬとビット線ＢＬ，／ＢＬとの交差部に配置されたメモリセルＭＣと、ビット線対の電位差を検出するセンスアンプＳＡとを有する。図１の例では、セグメントＳＧＭ０は４つのコラムを有し、それぞれのコラムのビット線対は、コラムゲート４２を介してセグメント内で共通のデータバス線ＤＢ，／ＤＢに接続される。このデータバス線ＤＢ，／ＤＢは、セグメント内で共通のセンスバッファ回路及び書き込みアンプ回路４４に接続される。
【０００５】
そして、それぞれのセグメントＳＧＭ０〜ＳＧＭ３のセンスバッファ回路４４の出力は、複数のセグメントに共通のメインデータバス線ＭＤＢに接続される。メインデータバス線ＭＤＢは、図示しない入出力回路に接続される。
【０００６】
各セグメント内の複数のセンスアンプＳＡの出力は、コラムゲート４２を介してセンスバッファ回路４４に接続される。このコラムゲート４２は、コラムデコーダ４０により生成されるコラム選択信号ＣＬ０〜ＣＬ３により選択される。図１の例では、コラム選択信号ＣＬ０〜ＣＬ３が、複数のセグメントに対して共通に供給される。
【０００７】
図１の例では、冗長セルアレイ３０が設けられる。冗長セルアレイ３０は、セグメントと同じ容量であり、４つのビット線対、センスアンプ、コラムゲートと共通の冗長用データバス線ＲＤＢ，／ＲＤＢとを有し、冗長セルアレイ用に共通のセンスバッファ回路及び書き込みアンプ回路３２を有する。そして、その出力が共通のメインデータバス線ＭＤＢに接続される。
【０００８】
一方、セグメントデコーダ５０は、コラムアドレスＹ２，Ｙ３をデコードして、通常セルアレイ２０内の１つのセグメントを選択するセグメント選択信号ＳＧＳ０〜ＳＧＳ３を生成し、それぞれのセンスバッファ回路４４に供給する。セグメント選択信号ＳＧＳにより選択されたセグメントのセンスバッファ回路４４の出力が、メインデータバス線ＭＤＢに出力される。
【０００９】
図１の例では、冗長セルアレイ３０は、通常セルアレイ２０内の不良メモリセルまたは不良ビットを有する１つのセグメントに置き換えられる。従って、冗長判定回路３４内の冗長アドレスＲＯＭは、不良の存在するセグメントに対応するセグメント選択用のコラムアドレスＹ２，Ｙ３を記憶する。そして、冗長判定回路３４は、供給されるコラムアドレスＹ２、Ｙ３と冗長ＲＯＭ内のアドレスとの比較を行い、一致するときに、冗長選択信号ＲＳＧＳを出力して、冗長セルアレイ３０を選択すると共に、セグメントデコーダ５０を非活性化しセグメント選択信号ＳＧＳの出力を禁止する。その結果、通常セルアレイ内のセグメントに代えて、冗長セルアレイ３０からのデータが、メインデータバスＭＤＢに出力される。
【００１０】
【発明が解決しようとする課題】
ところで、メモリが正常に動作するか否かをテストする必要がある。かかるテストは、メモリセルに０または１のデータを書き込み、その後そのメモリセルのデータを読み出し、書き込んだデータと一致するか否かをチェックする。ところが、メモリの大容量化に伴い、上記のテストを全てのメモリセルに対して順番に行ったのでは、膨大な試験時間を要して実用的ではない。
【００１１】
そこで、一般に圧縮テストが提案されている。この圧縮テストでは、複数のメモリセルに同時に０または１のデータを書き込み、その後それらの複数のメモリセルのデータを同時に読み出し、全ての読み出しデータが０で一致すれば０を出力し、全ての読み出しデータが１で一致すれば１を出力し、全ての読み出しデータが一つでも異なるとハイインピーダンス状態にして出力しない。こうすることにより、複数のメモリセルに対して同時に試験を行うことができるので、試験時間を大幅に短縮することができる。
【００１２】
かかる圧縮テストでは、図１に示される通り、各セグメントのメモリセルが同時に選択され、各セグメントのセンスバッファ回路４４の出力が共通のメインデータバス線対ＭＤＢを介してテスト回路５２に供給される。即ち、圧縮テストでは、図１において、ワード線ＷＬが選択され、コラムデコーダ４０からのコラム選択信号により、各セグメントの対応するメモリセルに同時書き込みが行われる。また、複数のセグメントからの同時読み出しでは、例えばメインデータバス線対がＨレベルにプリチャージされ、各セグメントのセンスバッファ回路４４が同時に活性化されると、読み出しデータに応じて、一方のメインデータバス線がＬレベルに駆動される。従って、全ての読み出しデータが同じの場合は、それに応じたメインデータバス線の一方がＬレベルに駆動され、読み出しデータがひとつでも異なる場合は、いずれのメインデータバス線もＬレベルに駆動される。従って、メインデータバス線対を利用して、読み出しデータが、全てＨレベル、全てＬレベル及び不一致を検出することができる。
【００１３】
しかしながら、上記した圧縮テストの方法では、いずれのセグメントに不良が存在するかを検出することができない。従って、図１の冗長セルアレイ３０がセグメント単位で置き換えられる構成において、上記の圧縮テストは、冗長セルアレイ３０に置換されるべきセグメントの検出を行うことができない。そのため、上記の圧縮テストは、もっぱら冗長セルアレイへの置換（冗長検出回路内の冗長ＲＯＭへの書き込み）を行ったあとの試験にしか利用できない。
【００１４】
そこで、本発明の目的は、圧縮テストにより冗長セルアレイと置き換えられるべきセル領域を検出することができる冗長セルアレイの構成を提供することにある。
【００１５】
更に、本発明の別の目的は、圧縮テストにより検出した不良領域を冗長セルアレイに置換することができる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体記憶装置の冗長セルアレイ構成は、複数のセグメントのメモリセルを同時に選択して書き込み・読み出しを行う圧縮テストの対象領域を、冗長セルアレイに置き換えることができる構成とする。即ち、コラムデコーダがデコードするアドレスの少なくとも一部アドレスが、冗長判定回路の冗長ＲＯＭに記憶され、その一部のアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダには、セグメントデコーダがデコードするアドレスの少なくとも一部アドレスが供給される。
【００１７】
更に、半導体記憶装置が、１つのセグメントに複数のメインデータバスが接続される多ビット入出力構成になる場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、本発明の冗長セルアレイの構成は、上記の構成に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【００１８】
上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有する複数のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメントのデータバス及び前記冗長セルアレイのデータバスに共通に設けられるメインデータバスとを有し、
前記複数のセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されていることを特徴とする。
【００１９】
上記の発明によれば、複数のセグメントのセルを同時に選択して不良セルが検出されたときに、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。従って、圧縮テストを行うことができるメモリに適した冗長セルアレイ構成とすることができる。
【００２０】
更に、上記の目的を達成する為に、本発明の半導体記憶装置は、それぞれ共通のデータバスを有するＮ個（Ｎは複数）のサブセグメントをそれぞれ有するＭ個（Ｍは複数）のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメント内の対応するＭ個のサブセグメントのデータバスに共通に設けられるＮ個のメインデータバスとを有し、
前記複数のセグメント内の対応するＭ個のサブセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されることを特徴とする。
【００２１】
上記の発明によれば、多数ビット出力の為に多数もメインデータバスを有するメモリにおいて、複数のセグメント内の対応するサブセグメントを同時に選択して不良セルテストを行って不良セルが検出された時に、その同時選択されたセルアレイを含む領域を、冗長セルアレイに置き換えることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２３】
図２は、第１の実施の形態例の冗長構成を示す図である。図１の従来例の対応する部分には、同じ引用番号を付した。第１の実施の形態例では、従来例と同様に、４つのセグメントＳＧＭ０〜ＳＧＭ３と、セグメントと同じ容量の冗長アレイ３０とを有する。また、各セグメントは４コラムで構成される。各セグメントのコラム選択は、コラムデコーダ４０が生成するコラム選択信号ＣＬ０〜ＣＬ３により、コラムゲートトランジスタ４２を導通することにより行われる。選択されたコラムは、共通データバスＤＢ０〜ＤＢ３を介してデータバスのセンスバッファ回路及び書き込みアンプ４４に接続される。図２では、簡単の為に、データバス線対を１本のデータバスで、メインデータバス線対を１本のメインデータバスでそれぞれ示している。同様に、コラムゲートトランジスタの１個で省略している。各コラムがビット線対で構成される場合は、これらも全て一対で構成される。
【００２４】
複数のセグメントから１つのセグメントが、セグメントデコーダにより生成されるセグメント選択信号ＳＧＳ０〜３により選択される。具体的には、セグメント選択信号ＳＧＳ０〜ＳＧＳ３により、各セグメントのセンスバッファ回路及び書き込みアンプ回路４４が活性化され、読みだし時は、データバス線対ＤＢ，／ＤＢの読み出しデータに応じてメインデータバス線対ＭＤＢを駆動し、書き込み時は、メインデータバス線対ＭＤＢの書き込みデータに応じて、データバス線対ＤＢ，／ＤＢが駆動する。
【００２５】
一方、セグメントと同じ容量の冗長セルアレイ３０が設けられる。この冗長セルアレイ３０は、圧縮テストで同時選択される領域を全て含み、不良セルを有する領域と置き換えられる。即ち、図２に示される通り、各セグメントの斜線で示したコラムが、同時に冗長セルアレイ３０に置き換えられる。
【００２６】
圧縮テストでは、コラムデコーダ４０により生成されたコラム選択信号ＣＬ０に対応する領域が、各セグメントから同時に選択される。上記した通り、圧縮テストでは、各セグメントの入出力がメインデータバスＭＤＢを介して同時に試験回路５２に接続され、試験回路は、同時に０または１の書き込みを行い、同時に書き込んだデータを読みだして、メモリセルが正常に動作しているか否かを判定する。例えば、全て１を書き込んで全て１が読み出された場合は、テスト端子Ｔｏｕｔは１に、全て０を書き込んで全て０が読み出された場合は、テスト端子Ｔｏｕｔは０に、読み出しデータが一致しない場合は、テスト端子Ｔｏｕｔはハイインピーダンスになる。即ち、書き込みは、メインデータバスＭＤＢを介して複数のセグメントの書き込みアンプ回路４４から同じデータを書き込む。また、読み出しは、メインデータバス線対ＭＤＢを両方Ｈレベルにリセットした状態から、各セグメントの読み出しデータに応じて、一方のメインデータバス線をＬレベルに駆動する。その結果、読み出しデータが全て０の場合は、一方のメインデータバス線がＬレベルに駆動され、全て１の場合は、他方のメインデータバス線がＬレベルに駆動される。また、不一致の場合は、両方のメインデータバス線がＬレベルに駆動される。この様に、試験回路５２は、メインデータバス線対を介して、３つの状態を検出することができる。
【００２７】
図２に示す様に、圧縮テストで各セグメントの斜線のコラムが同時に選択され、読み出しデータに不一致が発生した時は、それらの斜線のコラムのいずれかが不良セルまたは不良ビットを有することが判明する。従って、その場合は、それらの同時に選択された領域を含む領域が、冗長セルアレイ３０に置き換えられる。
【００２８】
冗長セルアレイへの置換を行う場合は、置換された通常セルの領域を示すコラムアドレスＹ０，Ｙ１が、冗長判定回路３４の冗長ＲＯＭに記憶される。このコラムアドレスＹ０，Ｙ１は、コラムデコーダ４０に供給されるアドレスと同じである。
【００２９】
一方、第１の実施の形態例では、図２に示される様に冗長セルアレイ３０への置き換えを行うので、冗長セルアレイ３０のコラムゲート３３を選択するコラム選択信号ＲＣＬ０〜ＲＣＬ３は、セグメントデコーダに供給されるコラムアドレスＹ２，Ｙ３に従って、冗長コラムデコーダ３６により生成される。
【００３０】
上記した冗長セルアレイの構成を有する半導体記憶装置において、まず圧縮テストが実施される。そして、あるコラム選択信号ＣＬ０〜３が選択された時に読み出しデータの不一致が検出されると、そのコラムアドレスＹ０，Ｙ１が冗長判定回路３４内の図示しない冗長ＲＯＭ内に記録されて、冗長セルアレイ３０への置換が行われる。その後、通常のアクセス動作において、コラム選択信号生成用のコラムアドレスＹ０，Ｙ１が、図示しない冗長ＲＯＭに記録されているアドレスと一致する時は、冗長選択信号ＲＳＧＳにより、冗長セルアレイのデータバスのセンスバッファ回路及び書き込みアンプ回路３２が選択され活性化される。それと同時に、冗長選択信号ＲＳＧＳにより、セグメントデコーダ５０が非活性化され、セグメント選択信号ＳＧＳ０〜ＳＧＳ３の生成が禁止される。更に、冗長コラムデコーダ３６は、セグメント選択用のコラムアドレスＹ２，Ｙ３をデコードして、冗長セルアレイ３０からコラムを選択するコラム選択信号ＲＣＬ０〜３を生成する。選択されたコラムは、冗長センスバッファ回路及び書き込み回路３２に接続され、冗長選択信号ＲＳＧＳによりメインデータバスＭＤＢに接続される。
【００３１】
以上の通り、冗長セルアレイ３０には、圧縮テストで同時に選択される各セグメントの領域を含む領域が置換される。具体的には、コラムデコーダ４０がデコードするアドレスが、冗長判定回路３４の図示しない冗長ＲＯＭに記憶され、そのアドレスが一致する時に、冗長セルアレイへの置き換えが行われる構成とする。その場合、冗長セルアレイに対するコラムデコーダ３６には、セグメントデコーダ５０がデコードするアドレスが供給される。
【００３２】
図３は、図２の第１の実施の形態例の詳細回路図である。図２と同じ部分には同じ引用番号を付している。図３の例には、１トランジスタと１キャパシタから構成されるメモリセルＭＣが示され、ビット線対ＢＬ，／ＢＬがセンスアンプＳ／Ａに接続され、コラム選択トランジスタ対４２を介して共通のデータバス線対ＤＢ３，／ＤＢ３に接続される。冗長セルアレイ３０側も同様の構成である。それ以外の部分は、図２の例と同じであり、説明を省略する。
【００３３】
図４は、第２の実施の形態例の冗長セルアレイの構成を示す図である。この実施の形態例は、１６個のセグメントＳＧ０〜ＳＧ１５が設けられる。各セグメントは、４つのコラムを有する。従って、セグメントデコーダ５０には、４ビットのコラムアドレスＹ２〜Ｙ５が供給され、コラムデコーダ４０には、２ビットのコラムアドレスＹ０，Ｙ１が供給される。また、冗長セルアレイ３０は、１つのセグメントと同じ容量を有する。従って、１６個のセグメントの図中斜線の領域が全て冗長セルアレイ３０と置き換えることはできない。
【００３４】
そこで、本実施の形態例では、圧縮テストで１６個全てのセグメントを同時に選択するのではなく、４個のセグメントを同時に選択する。その４個のセグメントは、センスバッファ回路及び書き込みアンプ回路４０を介して試験回路５２が接続されるメインデータバス線対ＭＤＢを駆動し、駆動される。そして、読み出しデータが異なる状態或いは不一致が検出された時は、その４個の単位で冗長セルアレイ３０と置き換えられる。
【００３５】
今仮に、セグメントＳＧ０〜ＳＧ３の斜線部分が冗長セルアレイ３０に置き換えられるとする。各セグメント内のコラムを選択するコラムゲートＹ０，Ｙ１（＝０，０）と、４つのセグメントＳＧ０〜ＳＧ３を選択するコラムアドレスＹ４，Ｙ５（＝０、０）が、冗長判定回路内の冗長ＲＯＭに記録される。そして、供給されるアドレスＹ０，Ｙ１，Ｙ４，Ｙ５が記録された冗長ＲＯＭ内のアドレスと比較される。
【００３６】
一方、冗長セルアレイのコラムデコーダ３６には、４つのセグメントＳＧ０〜ＳＧ３のいずれかを選択するコラムアドレスＹ２，Ｙ３が供給される。従って、置き換えられた４つのセグメントＳＧ０〜ＳＧ３のうち一つの対応するコラムが、冗長セルアレイ３０から選択される。
【００３７】
上記の第２の実施の形態例では、１６個のセグメントの内、一部の複数のセグメント内の領域が、冗長セルアレイ３０に置き換えられる。その場合は、冗長コラムデコーダ３６には、セグメントデコーダに供給されるコラムアドレスＹ２〜Ｙ５のうちの一部の下位アドレスＹ２，Ｙ３が供給される。また、通常セルアレイ２０のコラムデコーダ４０に供給されるコラムアドレスＹ０，Ｙ１が、残りのセグメントデコード用のコラムアドレスＹ４，Ｙ５と共に、冗長判定回路３４に記憶される。
【００３８】
図５は、第３の実施の形態例の冗長セルアレイの構成を示す図である。この例では、通常セルアレイ２０内に４つのセグメントＳＧ０〜ＳＧ３が設けられる。そして、各セグメントは、８つのコラムを有する。また、冗長セルアレイ３０は、セグメントと同じ容量を有する。そして、各セグメントＳＧ０〜ＳＧ３から、２コラムづつの領域が、同時に冗長セルアレイ３０に置き換えられる。
【００３９】
通常セルアレイ２０のコラムデコーダ４０には、３ビットのコラムアドレスＹ０，Ｙ１，Ｙ２が供給され、各セグメントの８つのコラムから１つのコラムがコラム選択信号ＣＬ０〜ＣＬ７により選択される。また、セグメントデコーダ５０には、４つのセグメントを選択するコラムアドレスＹ３，Ｙ４が供給される。
【００４０】
図５に示される通り、各セグメントの２つづつのコラムの領域（図中斜線）が、同時に冗長セルアレイ３０に置換される。従って、コラムデコーダに供給されるコラムアドレスの一部のアドレスＹ１，Ｙ２が、冗長判定回路３４内の冗長ＲＯＭに記録される。また、冗長セルアレイ３０の冗長デコーダ３６には、セグメントデコーダ５０に供給されるコラムアドレスＹ３，Ｙ４と、コラムデコーダ４０に供給される残りのアドレスＹ０とが供給される。
【００４１】
図５に示した第３の実施の形態例では、各セグメント内の複数のコラムが同時に冗長セルアレイに置換される。不良セル、不良ビットが一定の領域に集中して発生する傾向を考慮すると、かかる方法は冗長方法としてメリットを有する。従って、その場合は、コラムデコーダ４０に供給されるコラムアドレスの一部が冗長判定回路３４内に記憶される。
【００４２】
図６は、第４の実施の形態例の冗長セルアレイの構成を示す図である。第４の実施の形態例は、１つのセグメントに複数のメインデータバスが接続される多ビット入出力構成の半導体記憶装置の例である。この場合は、各セグメントは更に多ビット分のサブセグメントを有する。かかる半導体記憶装置の場合、冗長セルアレイの構成は、冗長アドレスの判定を行う冗長判定回路に加えて、いずれのメインデータバスに対応するサブセグメントが冗長セルアレイに置き換えられたかを記憶する冗長対象入出力ビット選択回路が更に設けられる。そして、冗長対象入出力ビット選択回路により選択された入出力ビットのメインデータバスに、冗長セルアレイが接続され、通常セルアレイ内の上記選択入出力ビットに対応するサブセグメントの選択が禁止される。
【００４３】
また、第４の実施の形態例は、チップ１００上に、８列のセグメントＳＧ０〜ＳＧ７が配置され、その中央部にメインワードデコーダ２４が配置される。そして、メインワードデコーダ２４の両側に、４列のセグメントと冗長セルアレイ３０とがそれぞれ配置される。また、各セグメント毎に、コラムデコーダ４０が設けられる。更に、メインワードデコーダ２４に対応して、各セグメントの両側にサブワードデコーダＳＷＤが設けられる。
【００４４】
更に、図６では、明示されていないが、各セグメントＳＧＭ０〜ＳＧＭ３内の４つの各サブセグメントは、それぞれデータバス用のセンスバッファ回路及び書き込みアンプ４４を介して４つのメインデータバスＭＤＢにそれぞれ接続される。セグメントデコーダ５０により、８列のセグメントＳＧＭ０〜ＳＧＭ７のいずれかのセグメントが選択される。また、各サブセグメント内の複数のコラムから、コラムデコーダ４０からのコラム選択信号に応じて１つのコラムが選択され、各サブセグメント内のセンスバッファ回路及び書き込みアンプ回路４４に接続される。そして、選択されたセグメントの４つのセンスバッファ回路及び書き込みアンプ回路４４が、４つのメインデータバスＭＤＢに接続される。
【００４５】
図７は、第４の実施の形態例の冗長構成を詳細に示す図である。図７を参照しながら、４ビット入出力構成のメモリ回路における冗長セルアレイの構成例を説明する。図７には、メインワードデコーダ２４（ＭＷＤ）の左側の冗長セルアレイ３０と４つのセグメントＳＧＭ０〜ＳＧＭ３が示される。また、図６のチップ全体図に示される通り、冗長セルアレイ３０と４つのセグメントＳＧＭ０〜ＳＧＭ３とは８行配置されるが、図７には、それらが２行だけ示される。
【００４６】
各セグメントは、それぞれ４つのサブセグメントＳＳＧＭを有する。各サブセグメントは、メモリセルアレイ、センスアンプＳＡ、コラムゲート４２（ＣＬＧ）、データバス、データバス用センスバッファ回路及び書き込み回路４４（ＤＳＢ）、及びコラムデコーダ４０が設けられる。各サブセグメントのセンスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）は、４つのメインデータバスＭＤＢ０〜ＭＤＢ３に接続される。かかるメインデータバスＭＤＢ０〜ＭＤＢ３は、それぞれ入出力端子ＤＱ０〜ＤＱ３に図示しない入出力回路を介して接続される。
【００４７】
また、メインワードデコーダ２４の出力は、サブワードデコーダＳＷＤに供給され、各セグメントのワード線を選択する。サブワードデコーダＳＷＤは、４つのセグメントに対して、その両側にそれぞれ設けられ、メインワードデコーダ２４の左側には、従って、５つのサブワードデコーダＳＷＤが設けられる。かかる構成により、行方向に配置される各セグメント内のワード線が、１本だけ選択される。
【００４８】
一方、各セグメント毎に設けられたコラムデコーダ４０は、図７に示される通り、レイアウト上サブワードデコーダＳＷＤの下側に配置される。複数行のセグメントに対して、列方向に配置された各コラムデコーダ４０には、コラムアドレスＹ０〜Ｙ４が供給される。即ち、コラムアドレスＹ０〜Ｙ４は、図７に示される通り、列方向に配線される。コラムアドレスＹ０、Ｙ１により、各サブセグメント内の４つのコラムから１つのコラムを選択する。コラムアドレスＹ２〜Ｙ４は、セグメント選択用のアドレスであり、選択されるセグメントに属するコラムデコーダ４０のみが活性化する。その結果、非選択のセグメントに属するコラムデコーダ４０は非活性となり、無駄に電流が消費されるのが防止される。
【００４９】
各セグメント内では、４つのサブセグメントに対して、コラムデコーダ４０が共通のコラム選択信号ＣＬ０〜ＣＬ４（図示せず）を供給する。従って、それぞれのサブセグメントから同じコラム選択信号により選択されたコラムのセンスアンプＳＡが、コラムゲート４２（ＣＬＧ）を介して図示しないデータバス線対及びセンスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）に接続される。
【００５０】
通常の動作では、通常セルアレイ内のセグメントが、セグメントデコーダ５０により生成されたセグメント選択信号ＳＧＳ０〜３により選択され、選択されたセグメント内の４つのサブセグメントＳＳＧＭの各センスバッファ回路及び書き込みアンプ回路４４（ＤＳＢ）が活性化され、４つのメインデータバスＭＤＢ０〜３に接続される。セグメントデコーダ５０には、セグメント選択用のコラムアドレスＹ２〜Ｙ４が供給される。即ち、チップ全体でメインデコーダ２４の左右に８つのセグメントの内、１つのセグメントが選択される。
【００５１】
かかるメモリの構成において、圧縮テストは、コラムデコーダ４０を全て活性化し、そのコラム選択信号ＣＬ０〜ＣＬ３（図示せず）により、各サブセグメントのセンスアンプをそれぞれ選択し、サブセグメントのセンスバッファ回路及び書き込みアンプ４４を同時にメインデータバス線対ＭＳＢ０〜／ＭＤＢ３を介して図示しない試験回路５２に接続する。試験回路５２は、前述した通りメインデータバス線対を利用して各セグメントからの４つのサブセグメントに対して同時に読み出し判定することができる。その結果、１ビットの入出力端子の場合と同様に、圧縮テストでは試験時間を短縮することができる。
【００５２】
第４の実施の形態例では、冗長セルアレイの構成は、圧縮テストで同時に選択される各セグメントのサブセグメント内の不良ビットを含む領域を置き換える。図７内に斜線で示される通り、仮にセグメントＳＧＭ０のサブセグメントＳＳＧＭ内に不良ビットが存在する場合、圧縮テストでは、各セグメントＳＧＭ０〜３の各サブセグメントＳＳＧＭの斜線領域のいずれかに不良が存在することが判明する。そこで、冗長セルアレイ３０には、これらの斜線領域のセルアレイが置き換えられる。従って、冗長セルアレイ３０のコラムデコーダ３６には、セグメント選択用のコラムアドレスＹ２〜Ｙ４が供給され、セグメント選択に応じて冗長セルアレイ３０内の１つのコラムが選択される。
【００５３】
また、冗長セルアレイ３０が、セグメント内の一部のサブセグメント内の領域に対してしか置き換えないので、どのサブセグメントか、即ちどのメインデータバスＭＤＢ、入出力端子ＤＱに対する冗長置き換えかについての情報を、冗長対象入出力ビット選択回路３９内の図示しないＲＯＭに記憶する。また、冗長セルアレイからの出力をどのメインデータバスに接続すべきかを行う冗長対象メインデータバスゲート３８が、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２をメインデータバスとの間に設けられる。
【００５４】
従って、仮に図７の斜線の領域が冗長セルアレイに置き換えられているとする。そして、その領域内のコラム、例えば入出力端子ＤＱ０に対するサブセグメント内の（Ｙ０〜Ｙ４）＝（０〜０）のコラムに不良が存在していたとする。その場合は、（Ｙ２，Ｙ３）＝（０，０）、（０，１）、（１，０）、（１，１）に対応するセグメントＳＧＭ０〜ＳＧＭ３内の（Ｙ０，Ｙ１）＝（０，０）のコラムが冗長セルアレイ３０に置き換えられる。冗長判定回路３４の図示しない冗長ＲＯＭには、（Ｙ０，Ｙ１）＝（０、０）が記憶される。また、冗長対象入出力ビット選択回路３９には、ＤＱ０が記憶される。
【００５５】
その場合に、斜線の領域のいずれかのビットが選択されたとする。冗長判定回路３４は、供給されるアドレスＹ０，Ｙ１と記憶している冗長ＲＯＭ内の（０，０）とを比較し、一致することを判別し、冗長選択信号ＲＳＧＳを出力する。冗長選択信号ＲＳＧＳにより、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２が選択され活性化される。その時、セグメント選択用のコラムアドレスＹ２〜Ｙ４から冗長コラムデコーダ３６により生成されるコラム選択信号により、冗長セルアレイ３０内のコラムから選択セグメントに対応するコラムが選択される。尚、コラムアドレスＹ４は、メインワードデコーダ２４の左側と右側とを示すアドレスであり、左側の選択を示すＹ４＝０の時に、冗長コラムデコーダ３６を活性化する。
【００５６】
冗長選択信号ＲＳＧＳは、更に冗長メインデータバス選択回路３９にも供給される。冗長メインデータバス選択回路３９には、４つのサブセグメントのいずれのサブセグメントの領域が冗長セルアレイに置き換えられたかの情報が記録されている。従って、冗長選択信号ＲＳＧＳが供給されると、冗長メインデータバス選択回路３９は、冗長メインデータバス選択信号ＲＤＳ０〜３のいずれかを選択状態にし、セグメントデコーダが供給するセグメント選択信号ＳＧＳ０のうち、対応するサブセグメントへの選択信号ＳＧＳ００を非選択状態にする。セグメントＳＧＭ０の他のサブセグメントへの選択信号ＳＧＳ０１〜０３は、選択状態のままである。かかる制御は、サブセグメント選択回路５８により行われる。
【００５７】
図７のレイアウト構成では、列方向に並んだ複数のコラムデコーダ４０に対して、同じコラムアドレスＹ０〜Ｙ４が列方向に配置され供給される。コラムデコーダ４０は、サブワードデコーダＳＷＤを配置する領域を利用して配置される。同様に、列方向に配置される複数の冗長コラムデコーダ３６にも、コラムアドレスＹ０〜Ｙ４が列方向に配置され供給される。この冗長コラムデコーダ３６も、サブワードデコーダＳＷＤの領域を利用して配置される。
【００５８】
図８，９は、第４の実施の形態例のコラムゲート、メインデータバス、コラムデコーダ、サブセグメント選択回路５８、コラムデコーダ５０等を詳細に示す回路図である。図８には、通常セルアレイのセグメントＳＧＭ３と冗長セルアレイ３０のそれぞれのセンスアンプＳ／Ａと、コラムデコーダ４０，冗長コラムデコーダ３６、コラムゲート４２、冗長コラムゲート３３、センスバッファ回路及び書き込みアンプ回路４４と、冗長センスバッファ回路及び書き込みアンプ回路３２とが示される。また、通常セルアレイの各センスバッファ回路及び書き込みアンプ回路４４が接続されるメインデータバスＭＤＢ，／ＭＤＢと、冗長対象メインデータバスゲート３８が示される。
【００５９】
図８で明らかな通り、各サブセグメントのデータバス線対ＤＢ，／ＤＢは、列方向にセルアレイ上を配線される。
【００６０】
図９には、セグメントＳＧＭ２，ＳＧＭ３に対するセグメントデコーダ５０とサブセグメント選択回路５８の詳細回路が示される。セグメントデコーダ５０は、コラムアドレスＹ２，Ｙ３，Ｙ４の反転、非反転信号の所定の組み合わせが入力されるＮＡＮＤゲート５０２，５０３を有する。ＮＡＮＤゲート５０２，５０３が選択状態Ｌレベルのセグメント選択信号ＳＧＳ２，ＳＧＳ３を生成する。
【００６１】
サブセグメント選択回路５８は、冗長メインデータバス選択信号ＲＤＳ０〜３とセグメント選択信号ＳＧＳ２，ＳＧＳ３とが供給されるＮＯＲゲート５８２０〜５８２３及び５８３０〜５８３３を有する。各ＮＯＲゲートは、セグメント選択信号ＳＧＳ２，ＳＧＳ３が選択状態のＬレベルであって、冗長メインデータバス選択信号ＲＤＳ０〜３がいずれも非選択状態のＬレベルの時に、Ｈレベルの選択信号を、各サブセグメントのセンスバッファ回路及び書き込みアンプ回路４４に供給する。また、各ＮＯＲゲートは、セグメント選択信号ＳＧＳ２，ＳＧＳ３が選択状態のＬレベルであっても、冗長メインデータバス選択信号ＲＤＳ０〜３が選択状態のＨレベルの時は、Ｌレベルの非選択信号をセンスバッファ回路及び書き込みアンプ回路４４に供給して、通常セルアレイのサブセグメントのメインデータバスへの接続を禁止する。そして、冗長メインデータバス選択信号ＲＤＳ０のＨレベルの選択信号に応答して、メインデータバス線対ＭＤＢ０，／ＭＤＢ０に対応する冗長対象メインデータバスゲート３８が導通し、冗長セルアレイのセンスバッファ回路及び書き込みアンプ回路３２が、選択されたメインデータバス線対ＭＤＢ０，／ＭＤＢ０に接続される。その結果、１つのサブセグメントは、冗長セルアレイに置き換えられ、残りのサブセグメントとその冗長セルアレイとが４つのメインデータバス線対に接続される。
【００６２】
以上、上記の実施の形態例では、１トランジスタと１キャパシタからなるＤＲＡＭのメモリセルを例にして説明したが、本発明は、ＳＲＡＭ、ＥＥＰＲＯＭ等のいずれの固体メモリデバイスにも適用できる。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、通常メモリセルアレイがそれぞれ共通のデータバスをもつ複数のセグメントで構成され、その複数のセグメントを有する通常メモリセルアレイに対して、各セグメント内の対応するメモリセル領域を、同時に、共通の冗長データバスを有する冗長セルアレイに置き換える。従って、複数のセグメントを同時に選択して、複数のメモリセルに対する書き込みと読み出しの試験を行う圧縮テストにより判明した不良領域を、冗長セルアレイに置き換えることができる。従って、不良ビットの検出に圧縮テストを利用することができる冗長セルアレイの構成が提供される。
【００６４】
本発明によれば、冗長セルアレイのコラムデコーダに、セグメントデコーダに供給されるセグメント選択用のアドレスの少なくとも一部を与えることで、複数のセグメント内のメモリセルを冗長セルアレイに置き換えても、通常動作時に、冗長セルアレイから適切なメモリセルに書き込みまたは読み出しを行うことができる。
【００６５】
更に、本発明によれば、冗長セルアレイが選択されたか否かを検出する冗長判定回路に、通常セルアレイのコラムデコーダに供給されるコラム選択用アドレスの少なくとも一部のアドレスであって、不良セルに対応するアドレスを記憶させることで、通常動作時に、冗長セルアレイへのアクセスを適切に検出することができる。
【００６６】
更に、本発明によれば、多数ビット入出力形式の場合であっても、どの入出力ビットに対応するセルアレイを置き換えたかを冗長メインデータバス選択回路に記憶しておくことで、入出力ビット単位で不良セルを有する通常セルアレイを冗長セルアレイに置き換えることができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の冗長セルアレイの構成を示す図である。
【図２】第１の実施の形態例の冗長構成を示す図である。
【図３】図２の第１の実施の形態例の詳細回路図である。
【図４】第２の実施の形態例の冗長セルアレイの構成を示す図である。
【図５】第３の実施の形態例の冗長セルアレイの構成を示す図である。
【図６】第４の実施の形態例の冗長セルアレイの構成を示す図である。
【図７】第４の実施の形態例の冗長構成を詳細に示す図である。
【図８】第４の実施の形態例の冗長構成を詳細に示す図である。
【図９】第４の実施の形態例の冗長構成を詳細に示す図である。
【符号の説明】
２０ 通常セルアレイ
３０ 冗長セルアレイ
３２ 冗長センスバッファ回路及び書き込みアンプ回路
３３ 冗長コラムゲート
３４ 冗長検出回路
３６ 冗長コラムデコーダ
３８ 冗長対象メインデータバスゲート
３９ 冗長メインデータバス選択回路
４０ コラムデコーダ
４２ コラムゲート
４４ センスバッファ回路及び書き込みアンプ回路
５０ セグメントデコーダ
５２ 試験回路
５４ 入力回路
５６ 出力回路
５８ サブセグメント選択回路
ＤＢ，／ＤＢ データバス
ＭＤＢ，／ＭＤＢ メインデータバス
ＲＤＳ 冗長メインデータバス選択信号
Claims (5)
- それぞれ共通のデータバスを有する複数のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメントのデータバス及び前記冗長セルアレイのデータバスに共通に設けられるメインデータバス線対とを有し、
試験で前記複数のセグメント内のセルアレイ領域を同時選択して前記メインデータバス線対を介してデータの読み出しが行われ、前記試験で同時選択される前記複数のセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成されている半導体記憶装置。 - 請求項１において、更に、
コラム選択用アドレスを供給され、前記複数のセグメントコラム選択信号を供給するコラムデコーダと、
セグメント選択用アドレスを供給され、前記セグメントにセグメント選択信号を供給するセグメントデコーダと、
不良セルに対応するアドレスであって、前記コラム選択用アドレスの少なくとも一部のアドレスを記憶し、供給されるアドレスと当該記憶したアドレスが一致した時に冗長セルアレイを選択する冗長選択信号を生成する冗長選択回路と、前記セグメント選択用アドレスの少なくとも一部のアドレスが供給され、前記冗長セルアレイに冗長コラム選択信号を供給する冗長用コラムデコーダとを有する半導体記憶装置。 - 請求項１において、更に、
前記コラムデコーダのコラム選択信号に応答して、前記複数のセグメントが前記メインデータバス線対を介して接続される試験回路を有し、
前記試験回路にて、前記複数のセグメント内のメモリセルを同時選択した時に不良が検出された時に、当該同時選択された複数のセグメント内のセルアレイ領域が、前記冗長セルアレイ内のセルアレイ領域に置き換えられる半導体記憶装置。 - それぞれ共通のデータバスを有するＮ個（Ｎは複数）のサブセグメントをそれぞれ有するＭ個（Ｍは複数）のセグメントを有する通常セルアレイと、
共通のデータバスを有する冗長セルアレイと、
前記複数のセグメント内の対応するＭ個のサブセグメントのデータバスに共通に設けられるＮ個のメインデータバスとを有し、
前記複数のセグメント内の対応するＭ個のサブセグメント内のセルアレイ領域が、前記冗長セルアレイの共通のデータバスに接続されるセルアレイ領域に置き換え可能に構成される半導体記憶装置。 - 請求項４において、更に、
コラム選択用アドレスを供給され、前記複数のセグメントに共通のコラム選択信号を供給するコラムデコーダと、
不良セルに対応するアドレスであって、前記コラム選択用アドレスの少なくとも一部のアドレスを記憶し、供給されるアドレスと当該記憶したアドレスが一致した時に冗長セルアレイを選択する冗長選択信号を生成する冗長選択回路と、
前記冗長セルアレイに置き換えられた対応するサブセグメントが接続される前記メインデータバスのデータを記憶し、前記冗長選択信号に応答して、冗長メインデータバス選択信号を生成する冗長メインデータバス選択回路と、
セグメント選択用アドレスを供給され、前記冗長メインデータバス選択信号に応答して、前記冗長セルアレイへの置き換えがされていないサブセグメントには、前記セグメント選択用アドレスから生成されるセグメント選択信号を供給し、前記冗長セルアレイへの置き換えがされているサブセグメントには、前記セグメント選択信号が禁止されるセグメント及びサブセグメントデコーダと、
Ｎ個のメインデータバスのうち置き換えられたサブセグメントに対応するメインデータバスと、前記冗長セルアレイのデータバスとを、前記冗長メインデータバス選択信号に応答して接続するゲート回路と、
前記セグメント選択用アドレスの少なくとも一部のアドレスが供給され、前記冗長セルアレイに冗長コラム選択信号を供給する冗長用コラムデコーダとを有する半導体記憶装置。
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