JP3421530B2

JP3421530B2 - 半導体記憶装置

Info

Publication number: JP3421530B2
Application number: JP09406497A
Authority: JP
Inventors: 賢一的場; 勝小柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-11
Filing date: 1997-04-11
Publication date: 2003-06-30
Anticipated expiration: 2017-04-11
Also published as: US20010028596A1; US6349069B2; US6272063B1; JPH10289570A; US6069835A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルを有す
る半導体記憶装置に関し、特にメモリセルアレイが上下
左右に４分割されている半導体記憶装置に係わる。

【０００２】

【従来の技術】半導体記憶装置の動作電流を削減するた
めに、メモリセルアレイを分散して活性化することが行
われている。近年、さらに動作電流を小さくするため
に、全てのメモリセルアレイを半分に分けて一方を選択
し、その選択されたメモリセルアレイ群の中のメモリセ
ルアレイを分散して活性化している。

【０００３】図１２は、従来の半導体記憶装置の構成を
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。

【０００４】コア部１乃至４は一般に同一の記憶容量を
有している。コア部１はチップＣＰの左上に、コア部２
はチップＣＰの左下に、コア部３はチップＣＰの右上
に、コア部４はチップＣＰの右下に配置されている。

【０００５】アドレスバッファ１１は、例えばコア部３
とコア部４との間の領域に配置されている。アドレスバ
ッファ１１にはチップＣＰ内のパッドから外部アドレス
信号Ａ０〜Ａ１１が供給され、制御信号ＲＡｔ１１、Ｒ
Ａｃ１１を例えばアドレス信号Ａ１１から生成する。

【０００６】コア部バッファ５乃至８は、コア部１乃至
４に隣接してそれぞれ設けられている。コア部バッファ
５、６にはアドレスバッファ１１が出力する制御信号Ｒ
Ａｔ１１が供給され、コア部バッファ７、８にはアドレ
スバッファ１１が出力する制御信号ＲＡｃ１１が供給さ
れる。コア部バッファ５乃至８は、これらの制御信号Ｒ
Ａｔ１１、ＲＡｃ１１に応じて対応するコア部１乃至４
を活性化する。

【０００７】コア部１乃至４は、それぞれ複数のメモリ
セルアレイ９と、メモリセルアレイ９に接続されたセン
スアンプ１０と、信号に応じてメモリセルを選択する図
示せぬアレイデコーダ及びロウデコーダなどの回路とに
より構成される。図１２に示すように、メモリセルセル
アレイ９とセンスアンプ１０は交互に配置され、１個の
センスアンプ１０は２個のメモリセルアレイ９により共
用されている。アレイデコーダは、例えばコア部バッフ
ァを介して供給されるアドレス信号の上位ビットに応じ
て、活性化の指示を受けたコア部内のメモリセルアレイ
を１つ又は複数選択し、ロウデコーダは、例えばコア部
バッファを介して供給されるアドレス信号の下位ビット
に応じて、アレイデコーダにより選択されたメモリセル
アレイの中のワード線を選択する。

【０００８】コア部１とコア部２間、コア部３とコア部
４間、コア部１とコア部３間及びコア部２とコア部４間
には、前述のロウデコーダやカラムデコーダ等の周辺回
路１２が設けられている。

【０００９】また、周辺回路１２が設けられる領域には
複数のパッド５０が例えば左右に並んで設けられ、その
パッドの一部は電源パッドとして用いられる。

【００１０】以下、４個のコア部に分割されたメモリセ
ルアレイを活性化させる方法を説明する。

【００１１】アドレスバッファ１１は、外部アドレス信
号中の１ビットＡ１１からロウ系の制御信号ＲＡｔ１
１、ＲＡｃ１１を生成する。制御信号ＲＡｃ１１は、制
御信号ＲＡｔ１１の反転信号である。以下、ｃは反転信
号を表し、ｔは正転信号を表すものとする。

【００１２】信号ＲＡｔ１１が選択状態であり、信号Ｒ
Ａｃ１１が非選択状態である場合、左上のコア部１と左
下のコア部２が選択される。このとき右上のコア部３と
右下のコア部４は選択されず、非活性状態にある。

【００１３】さらに、選択されたコア部１、２のメモリ
セルは２つのグループに分けられており、アドレス信号
の上位アドレスに応じていずれかのグループに属するメ
モリセルが活性化される。図１２は、この状態における
半導体記憶装置の様子を示す。以下、図中で斜線を付し
たメモリセルアレイ９及びセンスアンプ１０は、活性化
されていることを表す。

【００１４】また、信号ＲＡｔ１１を非選択状態とし、
信号ＲＡｃ１１を選択状態とすると、右上のコア部３と
右下のコア部４中のメモリセルアレイが活性化される。

【００１５】

【発明が解決しようとする課題】センスアンプを用いて
ビット線を充放電するとき、すなわちビット線の電位を
１／２×ＶｃｃからＶｃｃあるいはＶｓｓにするとき、
センスアンプとビット線とを接続するトランジスタのス
イッチング動作に伴いノイズが発生する。

【００１６】上述したように、従来の半導体記憶装置で
は、活性化されるセルアレイは、半導体記憶装置の左右
のどちらかに集中する。コア部１、２が活性化されてい
る場合は、このノイズは半導体記憶装置の左側に集中し
て発生し、コア部３、４が活性化されている場合は、半
導体記憶装置の右側に集中して発生することになる。

【００１７】このノイズは、電源配線等に反映され、活
性化されたコア部の近辺の入力ピンや周辺回路の動作に
影響を与える。すなわち、電圧Ｖｓｓが供給される電源
線の電位が上昇し、Ｖｓｓレベルを供給することができ
なくなる。その結果、センスアンプや周辺回路を構成す
る素子のしきい値等が変動し、それらの回路が誤動作す
ることがありうる。

【００１８】図１３に示すように、電圧Ｖｓｓが供給さ
れる電源パッド１３が例えばコア部１とコア部２間の領
域の左側に設けられ、電圧Ｖｃｃが供給される電源パッ
ド１４がコア部３とコア部４間の領域の右側に設けられ
ているとする。図１３は、コア部３、４が活性化してい
る場合を表し、図１３中の矢印は電源パッドへの電流の
主な流れを表す。

【００１９】コア部３、４と電源パッド１３との間の電
源線の長さは、コア部１、２と電源パッド１３との間の
電源線の長さよりも長い。そのため、電源線に生じる電
圧降下はコア部３、４が活性化される場合に大きくな
る。コア部３、４が活性化される場合の電源線における
電圧降下による影響は、コア部１、２が活性化される場
合のそれよりも大きくなる。

【００２０】また、図１４に示すように、それぞれ電圧
Ｖｃｃ、Ｖｓｓが供給される電源パッド対１５がコア部
１とコア部２間の領域の左側に設けられ、それぞれ電圧
Ｖｃｃ、Ｖｓｓが供給される電源パッド対１６がコア部
３とコア部４間の領域の右側に設けられているとする。
図１４に示した矢印は、電源パッドへの電流の主な流れ
を表す。

【００２１】この場合、コア部１、２と左側の電源パッ
ド対１５との間の電源線の長さは、コア部３、４と右側
の電源パッド対１６との間の電源線の長さとほぼ同じで
ある。そのため、図１３に示した例と異なり、活性化さ
れるコアの位置によって、電圧降下の影響が大きく異な
るということはない。

【００２２】しかし、コア部１、２が活性化されるとき
は電流は左側の電源パッド対１５に集中して流れ、コア
部３、４が活性化される場合は電流は右側の電源パッド
対１６に集中して流れる。

【００２３】一般に、半導体チップはリードフレーム上
に樹脂封止され、半導体チップ上の電源パッド等のパッ
ドはリードフレームのインナーリードとボンディングワ
イヤにより接続される。さらに、パッケージングされた
半導体装置はボード上に設置され、アウターリードはボ
ード上の配線に接続される。このため、電圧Ｖｓｓが供
給される電源パッドには、リードフレームによるインダ
クタンスや、ボード上の配線によるインダクタンスなど
が付加されている。この電源パッドに付加されるインダ
クタンスをＬとすると、ノイズは、Ｌ×ｄｉ／ｄｔで表
される。そのため、上述したように一方の電源パッド対
に電流が集中して流れると、インダクタンスを介して大
きなノイズが発生してしまう。

【００２４】このように抵抗あるいはインダクタンスを
介して生じる電源ノイズは、回路の動作に対して無視で
きない影響を与えるレベルに達している。

【００２５】本発明は、上記課題に鑑みてなされたもの
で、メモリセルアレイを分散して活性化する半導体記憶
装置において、ノイズの発生を抑えることを目的とす
る。

【００２６】

【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のメモリセルアレイを有する第１のコ
ア部と、複数のメモリセルアレイを有し、前記第１のコ
ア部の下方に配置された第２のコア部と、複数のメモリ
セルアレイを有し、前記第１のコア部の右方に配置され
た第３のコア部と、複数のメモリセルアレイを有し、前
記第２のコア部の右方に配置された第４のコア部と、入
力端子にアドレス信号が供給され、前記アドレス信号の
一部に応じて、前記第１のコア部及び前記第４のコア部
を活性化させる第１の活性化信号と前記第２のコア部及
び前記第３のコア部を活性化させる第２の活性化信号の
いずれかを出力するアドレスバッファと、前記第１のコ
ア部及び前記第３のコア部に接続され、前記第１のコア
部の下辺及び前記第３のコア部の下辺に沿って配置され
た第１の電源線と、前記第２のコア部及び前記第４のコ
ア部に接続され、前記第２のコア部の上辺及び前記第４
のコア部の上辺に沿って配置され、前記第１の電源線の
下方に設けられた第２の電源線と、前記第１の電源線と
前記第２の電源線との間の領域に配置され、前記第１、
第２の電源配線に接続された複数のパッドと、前記第１
のコア部と前記第２のコア部間の領域及び前記第３のコ
ア部と前記第４のコア部間の領域において、前記第１の
電源線と前記第２の電源線とを接続する配線とを具備し
ている。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００２８】図１は、本発明の実施例である半導体記憶
装置の構成の概略を示す。

【００２９】アドレスバッファ１１の出力信号ＲＡｔ１
１は、左上のコア部１に接続されたコア部バッファ５と
右下のコア部４に接続されたコア部バッファ８に供給さ
れる。また、アドレスバッファ１１の出力信号ＲＡｃ１
１は、左下のコア部２に接続されたコア部バッファ６と
右上のコア部３に接続されたコア部バッファ７に供給さ
れる。その他の構成要素は、図１２に示した従来例と同
様である。

【００３０】以下、本実施例の動作を説明する。

【００３１】外部アドレス信号Ａ０〜Ａ１１は、アドレ
スバッファ１１に供給される。アドレスバッファ１１
は、外部アドレス信号中の１ビットＡ１１からロウ系の
制御信号ＲＡｔ１１、ＲＡｃ１１を生成する。制御信号
ＲＡｃ１１と制御信号ＲＡｔ１１は、互いに反転した信
号である。

【００３２】信号ＲＡｔ１１が選択状態であり、信号Ｒ
Ａｃ１１が非選択状態である場合、左上のコア部１と右
下のコア部４が選択される。このとき左下のコア部２と
右上のコア部３は選択されず、非活性状態にある。一
方、信号ＲＡｃ１１が選択状態にあり、信号ＲＡｔ１１
が非選択状態にある場合、左下のコア部２と右上のコア
部３が選択され、左上のコア部１と右下のコア部４は選
択されない。このように、たすき掛け状にコア部が活性
化される。

【００３３】さらに、従来例と同様に、選択されたコア
部の内部で活性化されるメモリセルは分散している。

【００３４】本実施例では、従来例と異なり、活性化さ
れるメモリセルアレイは半導体記憶装置の中で上下左右
均等に活性化される。そのため、センスアンプの動作時
に生じるノイズも上下左右に分散される。

【００３５】図２は、電源電圧Ｖｃｃが供給される電源
パッドが１つ設けられている場合の電流の流れを示す。
電源パッド１３には電源電圧Ｖｃｃが供給され、電源パ
ッド１４には電圧Ｖｓｓが供給される。図２中に示した
矢印は、電源パッドへの電流の主な流れを表す。

【００３６】コア部が活性化される場合、この電源パッ
ド１３から遠いコア部はコア部３またはコア部４のいず
れか１つである。そのため、チップ内の配線による電圧
降下は活性化されるコア部の組み合わせによって変わる
ことがない。また、電圧降下の最大値は従来例よりも小
さくなるため、活性化されたコア部近辺の入力ピンや周
辺回路などの回路動作への悪影響を小さくすることが可
能となる。

【００３７】図３は、電源電圧Ｖｃｃが供給される電源
パッドが２つ設けられている場合の電流の流れを示す。
電源パッド対１５には電源電圧Ｖｃｃ，Ｖｓｓが供給さ
れ、電源パッド対にも電源電圧Ｖｃｃ、Ｖｓｓが供給さ
れる。図３に示した例では、電源パッド対１５はコア部
１とコア部２間の領域の左側に設けられ、電源パッド対
１６はコア部３とコア部４間の領域の右側に設けられて
いる。図３中に示した矢印は、電源パッドへの電流の主
な流れを表す。

【００３８】コア部１、４が活性化される場合も、コア
部２、３が活性化される場合も、電源パッド対１５を流
れる電流と電源パッド対１６を流れる電流はほぼ等し
い。そのため、電源パッド対１５、１６に流れる電流の
最大値を従来よりも減らすことができる。その結果、電
源パッドに付加されたインダクタンスを介して発生する
ノイズを軽減することができる。

【００３９】図４は、図１に示した実施例における電源
線のレイアウトを示す。図４において１７はパッドを表
す。

【００４０】電源線ＶＥＸＴは、電源電圧Ｖｃｃが供給
される電源パッドに接続される。電源線ＶＥＸＴは例え
ば周辺回路にも接続される。電源線ＶＡＡには、電源電
圧Ｖｃｃを例えば図５に示すような回路により降圧した
電圧が供給される。図５に示した回路は、例えば図４中
の領域１９に設けられる。電源線ＶＡＡは、センスアン
プのコアに前記降圧電圧を供給したり、メモリセルにリ
ストア用の電圧を供給する。電源線Ｖｓｓは、電圧Ｖｓ
ｓが供給される電源パッドに接続される。電源線ＶＥＸ
Ｔ，ＶＡＡ，Ｖｓｓはいずれもコア部１乃至４の各々に
接続される。

【００４１】電源線ＶＥＸＴ，ＶＡＡ，Ｖｓｓは図４に
示すようにコア部１、３の下辺とコア部２、４の上辺に
沿って設けられる。コア部１の下辺に沿って設けられた
電源線はコア部３の下辺に沿って設けられた電源線に接
続され、コア部２の上辺に沿って設けられた電源線はコ
ア部４の上辺に沿って設けられた電源線に接続されてい
る。上のコア部１、３と下のコア部２、４との間の領域
には一般にパッドが連続して配置されているため、上の
コア部１、３に接続される電源線と下のコア部２、４に
接続される電源線とはパッドを介して接続される以外接
続されていない。

【００４２】電源Ｖｃｃ及びＶｓｓが供給される電源パ
ッドが、例えばコア部３、４間の領域に配置されている
とする。また、活性化されたコア部の１つが出力する電
流をｉとする。コア部１、４が活性化される場合、図４
に示すようにコア部１、４に接続された電源線ＶＥＸ
Ｔ，ＶＡＡ，Ｖｓｓには電流ｉが流れるが、コア部２、
３は非活性状態にあるため、コア部２、３には主たる電
流は流れない。

【００４３】なお、図６は、センスアンプ及びメモリセ
ルの回路例を示す。この図は、図４に示した領域１８を
拡大したものである。図６に示したメモリセルやセンス
アンプは、一般的に用いられているものである。信号Ｓ
ＥＰ、ＳＥＮは、アドレス信号Ａ８によって選択される
信号であり、センスアンプを駆動するために用いられ
る。活性化されるコア部分に対応するトランジスタ６
０、６１をオンすると、電圧ＶＡＡはＰｃｈセンスアン
プに供給され、電圧ＶＳＳはＮｃｈセンスアンプに供給
される。

【００４４】図７は、本発明の電源線のレイアウトを示
す。

【００４５】コア部１に接続された電源線ＶＥＸＴ，Ｖ
ＡＡ，Ｖｓｓは、コア部１とコア部２間の領域におい
て、それぞれコア部２に接続された電源線ＶＥＸＴ，Ｖ
ＡＡ，Ｖｓｓに接続されている。また、コア部３に接続
された電源線ＶＥＸＴ，ＶＡＡ，Ｖｓｓは、コア部３と
コア部４間の領域において、コア部４に接続された電源
線ＶＥＸＴ，ＶＡＡ，Ｖｓｓに接続されている。コア部
１の下辺に沿って設けられた電源線ＶＥＸＴ，ＶＡＡ，
Ｖｓｓはコア部３の下辺に沿って設けられた電源線ＶＥ
ＸＴ，ＶＡＡ，Ｖｓｓに接続され、コア部２の上辺に沿
って設けられた電源線ＶＥＸＴ，ＶＡＡ，Ｖｓｓはコア
部４の上辺に沿って設けられた電源線ＶＥＸＴ，ＶＡ
Ａ，Ｖｓｓに接続されている。

【００４６】電源Ｖｃｃ及びＶｓｓが供給される電源パ
ッドがコア部３、４間の領域に配置され、活性化された
コア部の１つが出力する電流がｉであるとする。コア部
１、４が活性化されると、コア部１に接続された電源線
ＶＥＸＴ，ＶＡＡ，Ｖｓｓには電流ｉ／２が流れ、活性
化されていないコア部２に接続された電源線ＶＥＸＴ，
ＶＡＡ，Ｖｓｓにも電流ｉ／２が流れる。

【００４７】このように、本発明の電源線のレイアウト
では、活性化されないコア部側に配置された電源線にも
電流が流れるため、電源線を有効に活用することができ
る。その結果、各電源線に流れる電流が１／２となるた
め、電源線における電圧降下が小さくなり、ノイズの影
響を小さくすることができる。また、パッド上下に配置
された電源線を共有することで、上下合計の電源線の線
幅を狭くすることができる。このため、チップサイズを
小型化したり、パッド間に電源線を配置することが可能
となる。

【００４８】図８は、図１に示した半導体記憶装置をよ
り詳細に示した図である。

【００４９】アドレスバッファ１１には、アドレス信号
Ａ０〜Ａ１１が供給される。アドレスバッファ１１は、
アドレス信号ＲＡ０〜ＲＡ１０、ＣＡ０〜ＣＡ１０、制
御信号ＲＡｔ１１、ＲＡｃ１１、ＣＡｔ１１、ＣＡｃ１
１を出力する。アドレス信号ＲＡ０〜ＲＡ１０は、アド
レス信号Ａ０〜Ａ１０と同一である。制御信号ＲＡｔ１
１はアドレス信号Ａ１１と同一であり、制御信号ＲＡｃ
１１は制御信号ＲＡｔ１１の反転信号である。制御信号
ＣＡｔ１１はアドレス信号Ａ１１と同一であり、制御信
号ＣＡｃ１１は制御信号ＣＡｔ１１の反転信号である。

【００５０】コア部バッファ５乃至８には、アドレス信
号ＲＡ０〜ＲＡ１０が供給される。また、コア部バッフ
ァ６、７には制御信号ＲＡｔ１１が供給され、コア部バ
ッファ５、８には制御信号ＲＡｃ１１が供給される。

【００５１】図９は、コア部バッファ５乃至８の回路例
を示す。コア部バッファ５乃至８は、アドレス信号ＲＡ
０〜ＲＡ１０、ＲＡｃ１０と、制御信号ＲＡｔ１１また
はＲＡｃ１１から、下位アドレス信号ＲＡＱｔ０〜ＲＡ
Ｑｔ７、上位アドレス信号ＲＡＱｔ８〜ＲＡＱｔ１０、
ＲＡＱｃ９、ＲＡＱｃ１０を生成し、それらの生成信号
を対応するコア部１乃至４に供給する。

【００５２】図９に示したコア部バッファ回路におい
て、供給される制御信号ＲＡｔ１１またはＲＡｃ１１が
ローレベルであると、アドレス信号ＲＡＱｔ０〜ＲＡＱ
ｔ１０はいずれもローレベルとなる。その結果、対応す
るコア部に何らアドレス信号が供給されなくなり、コア
部でデータの書き込みや読み出しを行うことができなく
なる。

【００５３】図１０は、図８に示すデータマルチプレク
サ２１、２２の回路例を示す。データマルチプレクサ２
１、２２は同一構成である。図１０において信号などが
括弧内に書かれている箇所では、括弧に書かれていない
符号はデータマルチプレクサ２１に対応し、括弧内に書
かれている符号はデータマルチプレクサ２２に対応す
る。

【００５４】データマルチプレクサ２１、２２の入力端
子には、制御信号ＣＡｔ１１、ＣＡｃ１１が供給され、
図示せぬ入力段すなわちＤｉｎバッファから書き込みデ
ータＷＤｔ、ＷＤｃが供給される。データＷＤｔとデー
タＷＤｃは、互いに反転した信号である。データマルチ
プレクサ２１の入出力端子はコア部１及びコア部３のＲ
ＷＤ線ＲＷＤＬ０〜ＲＷＤＬ７に接続され、データマル
チプレクサ２２の入出力端子はコア部２及びコア部４の
ＲＷＤ線ＲＷＤＬ０〜ＲＷＤＬ７に接続される。データ
マルチプレクサの出力端子は図示せぬ出力段すなわちＤ
ｏｕｔバッファに読み出しデータＲＤｔを供給する。

【００５５】以下、データマルチプレクサ２１中のコア
部１に対応する部分の回路について説明する。

【００５６】制御信号ＣＡ１１ｃは、ノアゲート３２の
第１の入力端子に接続される。ノアゲート３２の第２の
入力端子は接地され、ノアゲート３２の出力端子は２段
のインバータ３３、３４を介してライトドライバ３５、
３６の制御端子に接続される。ライトドライバ３５のデ
ータ入力端子にはＤｉｎバッファが出力するデータの１
ビットＷＤｔｉが供給され、ライトドライバ３６のデー
タ入力端子にはＤｉｎバッファが出力するデータＷＤｃ
ｉが供給される。以下ｉは０〜７の整数のいずれかを表
す。

【００５７】ライトドライバ３５の第１の出力端子はｐ
チャネルＭＯＳトランジスタ３７のゲートに接続され、
ライトドライバ３５の第２の出力端子はｎチャネルＭＯ
Ｓトランジスタ３８のゲートに接続される。ｐチャネル
ＭＯＳトランジスタ３７のソースには電源電圧Ｖｃｃが
供給される。ｐチャネルＭＯＳトランジスタ３７のドレ
インは、コア部１のＲＷＤ線ＲＷＤＬｔｉとｎチャネル
ＭＯＳトランジスタ３８のドレインに接続される。ｎチ
ャネルＭＯＳトランジスタ３８のソースは接地される。

【００５８】ライトドライバ３６の第１の出力端子はｐ
チャネルＭＯＳトランジスタ３９のゲートに接続され、
ライトドライバ３６の第２の出力端子はｎチャネルＭＯ
Ｓトランジスタ４０のゲートに接続される。ｐチャネル
ＭＯＳトランジスタ３９のソースには電源電圧Ｖｃｃが
供給される。ｐチャネルＭＯＳトランジスタ３９のドレ
インは、コア部１のＲＷＤ線ＲＷＤＬｃｉとｎチャネル
ＭＯＳトランジスタ４０のドレインに接続される。ｎチ
ャネルＭＯＳトランジスタ４０のソースは接地される。

【００５９】また、ＲＷＤ線ＲＷＤＬｔｉは、ｐチャネ
ルＭＯＳトランジスタ４２のゲートとｎチャネルＭＯＳ
トランジスタ４４のゲートに接続される。ＲＷＤ線ＲＷ
ＤＬｃｉはインバータ４１を介してｎチャネルＭＯＳト
ランジスタ４３のゲートに接続される。

【００６０】ｐチャネルＭＯＳトランジスタ４２のソー
スには電源電圧Ｖｃｃが供給される。ｐチャネルＭＯＳ
トランジスタ４２のドレインはＤｏｕｔバッファの入力
線ＲＤｔｉに接続され、またｎチャネルＭＯＳトランジ
スタ４３のドレインに接続される。ｎチャネルＭＯＳト
ランジスタ４３のソースはｎチャネルＭＯＳトランジス
タ４４のドレインに接続され、ｎチャネルＭＯＳトラン
ジスタ４４のソースは接地される。

【００６１】これらのライトドライバ３５、３６、ｐチ
ャネルＭＯＳトランジスタ３７、３９、４２、ｎチャネ
ルＭＯＳトランジスタ３８、４０、４３、４４、インバ
ータ４１より構成される回路３０は、データやＲＷＤ線
の各ビットに対して設けられている。図１０に示した例
ではこの回路３０は８個ある。

【００６２】これらのデータマルチプレクサ２１、２２
は、書き込み動作時にＤｉｎバッファからのデータＷＤ
を書き込みデータとしてＲＷＤ線に供給し、読み出し動
作時にＲＷＤ線のデータを読み出しデータとしてＤｏｕ
ｔバッファに供給する。

【００６３】図１１は、メモリセルアレイやセンスアン
プの周辺回路を示す。この図は、図８の中の領域２０を
拡大したものである。

【００６４】アレイデコーダ２３は、メモリセルアレイ
１０の各々に対して１つ設けられている。アレイデコー
ダ２３の入力端子には、上位アドレス信号ＲＡ８〜ＲＡ
１０が供給される。アレイデコーダ２３は上位アドレス
信号に基づいて対応するメモリセルアレイ９、センスア
ンプ１０を活性化させるか否かを決定する。

【００６５】メモリセルアレイ１０を活性化させる場
合、そのメモリセルアレイ１０に対応するパーシャルデ
コーダ２４及びロウデコーダ２５が活性化される。パー
シャルデコーダ２４とロウデコーダ２５は、メモリセル
アレイの半分の中からワード線を選んで活性化するた
め、１つのセルアレイに２つずつ設けられている。パー
シャルデコーダ２４及びロウデコーダ２５は、下位アド
レス信号ＲＡ０〜ＲＡ７をデコードし、メモリセルアレ
イ９中のワード線２７を１本選択する。図１１に示した
回路では、１個のメモリセルアレイ９に対して２個のロ
ウデコーダ２５が設けられているため、ロウデコーダ２
５は２分の１個のメモリセルアレイ１０の中から１個の
ワード線を選択する。ＤＱバッファ２６は、ＲＷＤ線と
センスアンプ１０との間に設置されている。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
上下左右に配置されたコア部をたすき掛けに活性化して
活性化されるメモリセルアレイを分散するため、ノイズ
の影響を低減し、回路の動作に悪影響を及ぼすことを防
ぐことが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置を示す図。

【図２】図１に示した実施例における電流の流れを表す
図。

【図３】図１に示した実施例における電流の流れを表す
図。

【図４】電源線レイアウトを示す図。

【図５】電源線ＶＥＸＴと電源線ＶＡＡ間に設けられる
回路を示す図。

【図６】メモリセルアレイ及びセンスアンプの回路例を
示す図。

【図７】本発明の電源線レイアウトを示す図。

【図８】本発明の半導体記憶装置の詳細なパターン図。

【図９】コア部バッファの回路例を示す図。

【図１０】データマルチプレクサの回路例を示す図。

【図１１】メモリセルアレイの周辺回路を示す図。

【図１２】従来の半導体記憶装置を示す図。

【図１３】従来の半導体記憶装置における電流の流れを
示す図。

【図１４】従来の半導体記憶装置における電流の流れを
示す図。

【符号の説明】

１〜４ …コア部、５〜８ …コア部バッファ、９
…メモリセルアレイ、１０ …センスアン
プ、１１ …アドレスバッファ、１２ …周辺
回路領域、１３〜１６…電源パッド、２１、２２…デー
タマルチプレクサ、２３ …アレイデコーダ、２４
…パーシャルデコーダ、２５ …ロウデコー
ダ、２６ …ＤＱバッファ、２７ …ワード
線、５０ …パッド。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小柳勝神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (56)参考文献特開平４−283490（ＪＰ，Ａ) 特開平６−325575（ＪＰ，Ａ) 特開平８−139287（ＪＰ，Ａ) 特開平３−214669（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 G11C 11/41

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルアレイを有する第１の
コア部と、複数のメモリセルアレイを有し、前記第１のコア部の下
方に配置された第２のコア部と、複数のメモリセルアレイを有し、前記第１のコア部の右
方に配置された第３のコア部と、複数のメモリセルアレイを有し、前記第２のコア部の右
方に配置された第４のコア部と、入力端子にアドレス信号が供給され、前記アドレス信号
の一部に応じて、前記第１のコア部及び前記第４のコア
部を活性化させる第１の活性化信号と前記第２のコア部
及び前記第３のコア部を活性化させる第２の活性化信号
のいずれかを出力するアドレスバッファと、前記第１のコア部及び前記第３のコア部に接続され、前
記第１のコア部の下辺及び前記第３のコア部の下辺に沿
って配置された第１の電源線と、前記第２のコア部及び前記第４のコア部に接続され、前
記第２のコア部の上辺及び前記第４のコア部の上辺に沿
って配置され、前記第１の電源線の下方に設けられた第
２の電源線と、前記第１の電源線と前記第２の電源線との間の領域に配
置され、前記第１、第２の電源配線に接続された複数の
パッドと、前記第１のコア部と前記第２のコア部間の領域及び前記
第３のコア部と前記第４のコア部間の領域において、前
記第１の電源線と前記第２の電源線とを接続する配線
と、を具備することを特徴とする半導体記憶装置。
【請求項２】前記配線は前記パッド間の領域に設けら
れていることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記第１乃至第４のコア部の各々は、入力端子に前記アドレス信号の一部を除くアドレス信号
と、そのコア部を活性化させる前記第１の活性化信号と
前記第２の活性化信号のいずれかが供給され、前記供給
された活性化信号に応じて、前記供給されたアドレス信
号を出力するコア部バッファと、前記コア部バッファが出力するアドレス信号の上位ビッ
トを用いて、コア部を構成する前記複数のメモリセルア
レイの中からメモリセルアレイを１つ選択するアレイデ
コーダと、前記コア部バッファが出力するアドレス信号の下位ビッ
トを用いて、前記アレイデコーダにより選択されたメモ
リセルアレイ中のワード線を１つ選択するロウデコーダ
とを具備することを特徴とする請求項１記載の半導体記
憶装置。