JP3421530B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
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Description
る半導体記憶装置に関し、特にメモリセルアレイが上下
左右に4分割されている半導体記憶装置に係わる。
めに、メモリセルアレイを分散して活性化することが行
われている。近年、さらに動作電流を小さくするため
に、全てのメモリセルアレイを半分に分けて一方を選択
し、その選択されたメモリセルアレイ群の中のメモリセ
ルアレイを分散して活性化している。
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。
有している。コア部1はチップCPの左上に、コア部2
はチップCPの左下に、コア部3はチップCPの右上
に、コア部4はチップCPの右下に配置されている。
とコア部4との間の領域に配置されている。アドレスバ
ッファ11にはチップCP内のパッドから外部アドレス
信号A0〜A11が供給され、制御信号RAt11、R
Ac11を例えばアドレス信号A11から生成する。
4に隣接してそれぞれ設けられている。コア部バッファ
5、6にはアドレスバッファ11が出力する制御信号R
At11が供給され、コア部バッファ7、8にはアドレ
スバッファ11が出力する制御信号RAc11が供給さ
れる。コア部バッファ5乃至8は、これらの制御信号R
At11、RAc11に応じて対応するコア部1乃至4
を活性化する。
セルアレイ9と、メモリセルアレイ9に接続されたセン
スアンプ10と、信号に応じてメモリセルを選択する図
示せぬアレイデコーダ及びロウデコーダなどの回路とに
より構成される。図12に示すように、メモリセルセル
アレイ9とセンスアンプ10は交互に配置され、1個の
センスアンプ10は2個のメモリセルアレイ9により共
用されている。アレイデコーダは、例えばコア部バッフ
ァを介して供給されるアドレス信号の上位ビットに応じ
て、活性化の指示を受けたコア部内のメモリセルアレイ
を1つ又は複数選択し、ロウデコーダは、例えばコア部
バッファを介して供給されるアドレス信号の下位ビット
に応じて、アレイデコーダにより選択されたメモリセル
アレイの中のワード線を選択する。
4間、コア部1とコア部3間及びコア部2とコア部4間
には、前述のロウデコーダやカラムデコーダ等の周辺回
路12が設けられている。
複数のパッド50が例えば左右に並んで設けられ、その
パッドの一部は電源パッドとして用いられる。
ルアレイを活性化させる方法を説明する。
号中の1ビットA11からロウ系の制御信号RAt1
1、RAc11を生成する。制御信号RAc11は、制
御信号RAt11の反転信号である。以下、cは反転信
号を表し、tは正転信号を表すものとする。
Ac11が非選択状態である場合、左上のコア部1と左
下のコア部2が選択される。このとき右上のコア部3と
右下のコア部4は選択されず、非活性状態にある。
セルは2つのグループに分けられており、アドレス信号
の上位アドレスに応じていずれかのグループに属するメ
モリセルが活性化される。図12は、この状態における
半導体記憶装置の様子を示す。以下、図中で斜線を付し
たメモリセルアレイ9及びセンスアンプ10は、活性化
されていることを表す。
信号RAc11を選択状態とすると、右上のコア部3と
右下のコア部4中のメモリセルアレイが活性化される。
ビット線を充放電するとき、すなわちビット線の電位を
1/2×VccからVccあるいはVssにするとき、
センスアンプとビット線とを接続するトランジスタのス
イッチング動作に伴いノイズが発生する。
は、活性化されるセルアレイは、半導体記憶装置の左右
のどちらかに集中する。コア部1、2が活性化されてい
る場合は、このノイズは半導体記憶装置の左側に集中し
て発生し、コア部3、4が活性化されている場合は、半
導体記憶装置の右側に集中して発生することになる。
性化されたコア部の近辺の入力ピンや周辺回路の動作に
影響を与える。すなわち、電圧Vssが供給される電源
線の電位が上昇し、Vssレベルを供給することができ
なくなる。その結果、センスアンプや周辺回路を構成す
る素子のしきい値等が変動し、それらの回路が誤動作す
ることがありうる。
れる電源パッド13が例えばコア部1とコア部2間の領
域の左側に設けられ、電圧Vccが供給される電源パッ
ド14がコア部3とコア部4間の領域の右側に設けられ
ているとする。図13は、コア部3、4が活性化してい
る場合を表し、図13中の矢印は電源パッドへの電流の
主な流れを表す。
源線の長さは、コア部1、2と電源パッド13との間の
電源線の長さよりも長い。そのため、電源線に生じる電
圧降下はコア部3、4が活性化される場合に大きくな
る。コア部3、4が活性化される場合の電源線における
電圧降下による影響は、コア部1、2が活性化される場
合のそれよりも大きくなる。
Vcc、Vssが供給される電源パッド対15がコア部
1とコア部2間の領域の左側に設けられ、それぞれ電圧
Vcc、Vssが供給される電源パッド対16がコア部
3とコア部4間の領域の右側に設けられているとする。
図14に示した矢印は、電源パッドへの電流の主な流れ
を表す。
ド対15との間の電源線の長さは、コア部3、4と右側
の電源パッド対16との間の電源線の長さとほぼ同じで
ある。そのため、図13に示した例と異なり、活性化さ
れるコアの位置によって、電圧降下の影響が大きく異な
るということはない。
は電流は左側の電源パッド対15に集中して流れ、コア
部3、4が活性化される場合は電流は右側の電源パッド
対16に集中して流れる。
に樹脂封止され、半導体チップ上の電源パッド等のパッ
ドはリードフレームのインナーリードとボンディングワ
イヤにより接続される。さらに、パッケージングされた
半導体装置はボード上に設置され、アウターリードはボ
ード上の配線に接続される。このため、電圧Vssが供
給される電源パッドには、リードフレームによるインダ
クタンスや、ボード上の配線によるインダクタンスなど
が付加されている。この電源パッドに付加されるインダ
クタンスをLとすると、ノイズは、L×di/dtで表
される。そのため、上述したように一方の電源パッド対
に電流が集中して流れると、インダクタンスを介して大
きなノイズが発生してしまう。
介して生じる電源ノイズは、回路の動作に対して無視で
きない影響を与えるレベルに達している。
で、メモリセルアレイを分散して活性化する半導体記憶
装置において、ノイズの発生を抑えることを目的とす
る。
決するため、複数のメモリセルアレイを有する第1のコ
ア部と、複数のメモリセルアレイを有し、前記第1のコ
ア部の下方に配置された第2のコア部と、複数のメモリ
セルアレイを有し、前記第1のコア部の右方に配置され
た第3のコア部と、複数のメモリセルアレイを有し、前
記第2のコア部の右方に配置された第4のコア部と、入
力端子にアドレス信号が供給され、前記アドレス信号の
一部に応じて、前記第1のコア部及び前記第4のコア部
を活性化させる第1の活性化信号と前記第2のコア部及
び前記第3のコア部を活性化させる第2の活性化信号の
いずれかを出力するアドレスバッファと、前記第1のコ
ア部及び前記第3のコア部に接続され、前記第1のコア
部の下辺及び前記第3のコア部の下辺に沿って配置され
た第1の電源線と、前記第2のコア部及び前記第4のコ
ア部に接続され、前記第2のコア部の上辺及び前記第4
のコア部の上辺に沿って配置され、前記第1の電源線の
下方に設けられた第2の電源線と、前記第1の電源線と
前記第2の電源線との間の領域に配置され、前記第1、
第2の電源配線に接続された複数のパッドと、前記第1
のコア部と前記第2のコア部間の領域及び前記第3のコ
ア部と前記第4のコア部間の領域において、前記第1の
電源線と前記第2の電源線とを接続する配線とを具備し
ている。
施の形態を説明する。
装置の構成の概略を示す。
1は、左上のコア部1に接続されたコア部バッファ5と
右下のコア部4に接続されたコア部バッファ8に供給さ
れる。また、アドレスバッファ11の出力信号RAc1
1は、左下のコア部2に接続されたコア部バッファ6と
右上のコア部3に接続されたコア部バッファ7に供給さ
れる。その他の構成要素は、図12に示した従来例と同
様である。
スバッファ11に供給される。アドレスバッファ11
は、外部アドレス信号中の1ビットA11からロウ系の
制御信号RAt11、RAc11を生成する。制御信号
RAc11と制御信号RAt11は、互いに反転した信
号である。
Ac11が非選択状態である場合、左上のコア部1と右
下のコア部4が選択される。このとき左下のコア部2と
右上のコア部3は選択されず、非活性状態にある。一
方、信号RAc11が選択状態にあり、信号RAt11
が非選択状態にある場合、左下のコア部2と右上のコア
部3が選択され、左上のコア部1と右下のコア部4は選
択されない。このように、たすき掛け状にコア部が活性
化される。
部の内部で活性化されるメモリセルは分散している。
れるメモリセルアレイは半導体記憶装置の中で上下左右
均等に活性化される。そのため、センスアンプの動作時
に生じるノイズも上下左右に分散される。
パッドが1つ設けられている場合の電流の流れを示す。
電源パッド13には電源電圧Vccが供給され、電源パ
ッド14には電圧Vssが供給される。図2中に示した
矢印は、電源パッドへの電流の主な流れを表す。
ド13から遠いコア部はコア部3またはコア部4のいず
れか1つである。そのため、チップ内の配線による電圧
降下は活性化されるコア部の組み合わせによって変わる
ことがない。また、電圧降下の最大値は従来例よりも小
さくなるため、活性化されたコア部近辺の入力ピンや周
辺回路などの回路動作への悪影響を小さくすることが可
能となる。
パッドが2つ設けられている場合の電流の流れを示す。
電源パッド対15には電源電圧Vcc,Vssが供給さ
れ、電源パッド対にも電源電圧Vcc、Vssが供給さ
れる。図3に示した例では、電源パッド対15はコア部
1とコア部2間の領域の左側に設けられ、電源パッド対
16はコア部3とコア部4間の領域の右側に設けられて
いる。図3中に示した矢印は、電源パッドへの電流の主
な流れを表す。
部2、3が活性化される場合も、電源パッド対15を流
れる電流と電源パッド対16を流れる電流はほぼ等し
い。そのため、電源パッド対15、16に流れる電流の
最大値を従来よりも減らすことができる。その結果、電
源パッドに付加されたインダクタンスを介して発生する
ノイズを軽減することができる。
線のレイアウトを示す。図4において17はパッドを表
す。
される電源パッドに接続される。電源線VEXTは例え
ば周辺回路にも接続される。電源線VAAには、電源電
圧Vccを例えば図5に示すような回路により降圧した
電圧が供給される。図5に示した回路は、例えば図4中
の領域19に設けられる。電源線VAAは、センスアン
プのコアに前記降圧電圧を供給したり、メモリセルにリ
ストア用の電圧を供給する。電源線Vssは、電圧Vs
sが供給される電源パッドに接続される。電源線VEX
T,VAA,Vssはいずれもコア部1乃至4の各々に
接続される。
示すようにコア部1、3の下辺とコア部2、4の上辺に
沿って設けられる。コア部1の下辺に沿って設けられた
電源線はコア部3の下辺に沿って設けられた電源線に接
続され、コア部2の上辺に沿って設けられた電源線はコ
ア部4の上辺に沿って設けられた電源線に接続されてい
る。上のコア部1、3と下のコア部2、4との間の領域
には一般にパッドが連続して配置されているため、上の
コア部1、3に接続される電源線と下のコア部2、4に
接続される電源線とはパッドを介して接続される以外接
続されていない。
ッドが、例えばコア部3、4間の領域に配置されている
とする。また、活性化されたコア部の1つが出力する電
流をiとする。コア部1、4が活性化される場合、図4
に示すようにコア部1、4に接続された電源線VEX
T,VAA,Vssには電流iが流れるが、コア部2、
3は非活性状態にあるため、コア部2、3には主たる電
流は流れない。
ルの回路例を示す。この図は、図4に示した領域18を
拡大したものである。図6に示したメモリセルやセンス
アンプは、一般的に用いられているものである。信号S
EP、SENは、アドレス信号A8によって選択される
信号であり、センスアンプを駆動するために用いられ
る。活性化されるコア部分に対応するトランジスタ6
0、61をオンすると、電圧VAAはPchセンスアン
プに供給され、電圧VSSはNchセンスアンプに供給
される。
す。
AA,Vssは、コア部1とコア部2間の領域におい
て、それぞれコア部2に接続された電源線VEXT,V
AA,Vssに接続されている。また、コア部3に接続
された電源線VEXT,VAA,Vssは、コア部3と
コア部4間の領域において、コア部4に接続された電源
線VEXT,VAA,Vssに接続されている。コア部
1の下辺に沿って設けられた電源線VEXT,VAA,
Vssはコア部3の下辺に沿って設けられた電源線VE
XT,VAA,Vssに接続され、コア部2の上辺に沿
って設けられた電源線VEXT,VAA,Vssはコア
部4の上辺に沿って設けられた電源線VEXT,VA
A,Vssに接続されている。
ッドがコア部3、4間の領域に配置され、活性化された
コア部の1つが出力する電流がiであるとする。コア部
1、4が活性化されると、コア部1に接続された電源線
VEXT,VAA,Vssには電流i/2が流れ、活性
化されていないコア部2に接続された電源線VEXT,
VAA,Vssにも電流i/2が流れる。
では、活性化されないコア部側に配置された電源線にも
電流が流れるため、電源線を有効に活用することができ
る。その結果、各電源線に流れる電流が1/2となるた
め、電源線における電圧降下が小さくなり、ノイズの影
響を小さくすることができる。また、パッド上下に配置
された電源線を共有することで、上下合計の電源線の線
幅を狭くすることができる。このため、チップサイズを
小型化したり、パッド間に電源線を配置することが可能
となる。
り詳細に示した図である。
A0〜A11が供給される。アドレスバッファ11は、
アドレス信号RA0〜RA10、CA0〜CA10、制
御信号RAt11、RAc11、CAt11、CAc1
1を出力する。アドレス信号RA0〜RA10は、アド
レス信号A0〜A10と同一である。制御信号RAt1
1はアドレス信号A11と同一であり、制御信号RAc
11は制御信号RAt11の反転信号である。制御信号
CAt11はアドレス信号A11と同一であり、制御信
号CAc11は制御信号CAt11の反転信号である。
号RA0〜RA10が供給される。また、コア部バッフ
ァ6、7には制御信号RAt11が供給され、コア部バ
ッファ5、8には制御信号RAc11が供給される。
を示す。コア部バッファ5乃至8は、アドレス信号RA
0〜RA10、RAc10と、制御信号RAt11また
はRAc11から、下位アドレス信号RAQt0〜RA
Qt7、上位アドレス信号RAQt8〜RAQt10、
RAQc9、RAQc10を生成し、それらの生成信号
を対応するコア部1乃至4に供給する。
て、供給される制御信号RAt11またはRAc11が
ローレベルであると、アドレス信号RAQt0〜RAQ
t10はいずれもローレベルとなる。その結果、対応す
るコア部に何らアドレス信号が供給されなくなり、コア
部でデータの書き込みや読み出しを行うことができなく
なる。
サ21、22の回路例を示す。データマルチプレクサ2
1、22は同一構成である。図10において信号などが
括弧内に書かれている箇所では、括弧に書かれていない
符号はデータマルチプレクサ21に対応し、括弧内に書
かれている符号はデータマルチプレクサ22に対応す
る。
子には、制御信号CAt11、CAc11が供給され、
図示せぬ入力段すなわちDinバッファから書き込みデ
ータWDt、WDcが供給される。データWDtとデー
タWDcは、互いに反転した信号である。データマルチ
プレクサ21の入出力端子はコア部1及びコア部3のR
WD線RWDL0〜RWDL7に接続され、データマル
チプレクサ22の入出力端子はコア部2及びコア部4の
RWD線RWDL0〜RWDL7に接続される。データ
マルチプレクサの出力端子は図示せぬ出力段すなわちD
outバッファに読み出しデータRDtを供給する。
部1に対応する部分の回路について説明する。
第1の入力端子に接続される。ノアゲート32の第2の
入力端子は接地され、ノアゲート32の出力端子は2段
のインバータ33、34を介してライトドライバ35、
36の制御端子に接続される。ライトドライバ35のデ
ータ入力端子にはDinバッファが出力するデータの1
ビットWDtiが供給され、ライトドライバ36のデー
タ入力端子にはDinバッファが出力するデータWDc
iが供給される。以下iは0〜7の整数のいずれかを表
す。
チャネルMOSトランジスタ37のゲートに接続され、
ライトドライバ35の第2の出力端子はnチャネルMO
Sトランジスタ38のゲートに接続される。pチャネル
MOSトランジスタ37のソースには電源電圧Vccが
供給される。pチャネルMOSトランジスタ37のドレ
インは、コア部1のRWD線RWDLtiとnチャネル
MOSトランジスタ38のドレインに接続される。nチ
ャネルMOSトランジスタ38のソースは接地される。
チャネルMOSトランジスタ39のゲートに接続され、
ライトドライバ36の第2の出力端子はnチャネルMO
Sトランジスタ40のゲートに接続される。pチャネル
MOSトランジスタ39のソースには電源電圧Vccが
供給される。pチャネルMOSトランジスタ39のドレ
インは、コア部1のRWD線RWDLciとnチャネル
MOSトランジスタ40のドレインに接続される。nチ
ャネルMOSトランジスタ40のソースは接地される。
ルMOSトランジスタ42のゲートとnチャネルMOS
トランジスタ44のゲートに接続される。RWD線RW
DLciはインバータ41を介してnチャネルMOSト
ランジスタ43のゲートに接続される。
スには電源電圧Vccが供給される。pチャネルMOS
トランジスタ42のドレインはDoutバッファの入力
線RDtiに接続され、またnチャネルMOSトランジ
スタ43のドレインに接続される。nチャネルMOSト
ランジスタ43のソースはnチャネルMOSトランジス
タ44のドレインに接続され、nチャネルMOSトラン
ジスタ44のソースは接地される。
ャネルMOSトランジスタ37、39、42、nチャネ
ルMOSトランジスタ38、40、43、44、インバ
ータ41より構成される回路30は、データやRWD線
の各ビットに対して設けられている。図10に示した例
ではこの回路30は8個ある。
は、書き込み動作時にDinバッファからのデータWD
を書き込みデータとしてRWD線に供給し、読み出し動
作時にRWD線のデータを読み出しデータとしてDou
tバッファに供給する。
プの周辺回路を示す。この図は、図8の中の領域20を
拡大したものである。
10の各々に対して1つ設けられている。アレイデコー
ダ23の入力端子には、上位アドレス信号RA8〜RA
10が供給される。アレイデコーダ23は上位アドレス
信号に基づいて対応するメモリセルアレイ9、センスア
ンプ10を活性化させるか否かを決定する。
合、そのメモリセルアレイ10に対応するパーシャルデ
コーダ24及びロウデコーダ25が活性化される。パー
シャルデコーダ24とロウデコーダ25は、メモリセル
アレイの半分の中からワード線を選んで活性化するた
め、1つのセルアレイに2つずつ設けられている。パー
シャルデコーダ24及びロウデコーダ25は、下位アド
レス信号RA0〜RA7をデコードし、メモリセルアレ
イ9中のワード線27を1本選択する。図11に示した
回路では、1個のメモリセルアレイ9に対して2個のロ
ウデコーダ25が設けられているため、ロウデコーダ2
5は2分の1個のメモリセルアレイ10の中から1個の
ワード線を選択する。DQバッファ26は、RWD線と
センスアンプ10との間に設置されている。
上下左右に配置されたコア部をたすき掛けに活性化して
活性化されるメモリセルアレイを分散するため、ノイズ
の影響を低減し、回路の動作に悪影響を及ぼすことを防
ぐことが可能となる。
図。
図。
回路を示す図。
示す図。
示す図。
示す図。
…メモリセルアレイ、10 …センスアン
プ、11 …アドレスバッファ、12 …周辺
回路領域、13〜16…電源パッド、21、22…デー
タマルチプレクサ、23 …アレイデコーダ、24
…パーシャルデコーダ、25 …ロウデコー
ダ、26 …DQバッファ、27 …ワード
線、50 …パッド。
Claims (3)
- 【請求項1】 複数のメモリセルアレイを有する第1の
コア部と、 複数のメモリセルアレイを有し、前記第1のコア部の下
方に配置された第2のコア部と、 複数のメモリセルアレイを有し、前記第1のコア部の右
方に配置された第3のコア部と、 複数のメモリセルアレイを有し、前記第2のコア部の右
方に配置された第4のコア部と、 入力端子にアドレス信号が供給され、前記アドレス信号
の一部に応じて、前記第1のコア部及び前記第4のコア
部を活性化させる第1の活性化信号と前記第2のコア部
及び前記第3のコア部を活性化させる第2の活性化信号
のいずれかを出力するアドレスバッファと、 前記第1のコア部及び前記第3のコア部に接続され、前
記第1のコア部の下辺及び前記第3のコア部の下辺に沿
って配置された第1の電源線と、 前記第2のコア部及び前記第4のコア部に接続され、前
記第2のコア部の上辺及び前記第4のコア部の上辺に沿
って配置され、前記第1の電源線の下方に設けられた第
2の電源線と、 前記第1の電源線と前記第2の電源線との間の領域に配
置され、前記第1、第2の電源配線に接続された複数の
パッドと、 前記第1のコア部と前記第2のコア部間の領域及び前記
第3のコア部と前記第4のコア部間の領域において、前
記第1の電源線と前記第2の電源線とを接続する配線
と、 を具備することを特徴とする半導体記憶装置。 - 【請求項2】 前記配線は前記パッド間の領域に設けら
れていることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記第1乃至第4のコア部の各々は、 入力端子に前記アドレス信号の一部を除くアドレス信号
と、そのコア部を活性化させる前記第1の活性化信号と
前記第2の活性化信号のいずれかが供給され、前記供給
された活性化信号に応じて、前記供給されたアドレス信
号を出力するコア部バッファと、 前記コア部バッファが出力するアドレス信号の上位ビッ
トを用いて、コア部を構成する前記複数のメモリセルア
レイの中からメモリセルアレイを1つ選択するアレイデ
コーダと、 前記コア部バッファが出力するアドレス信号の下位ビッ
トを用いて、前記アレイデコーダにより選択されたメモ
リセルアレイ中のワード線を1つ選択するロウデコーダ
とを具備することを特徴とする請求項1記載の半導体記
憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP09406497A JP3421530B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
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US09/535,952 US6272063B1 (en) | 1997-04-11 | 2000-03-27 | Semiconductor memory device |
US09/879,145 US6349069B2 (en) | 1997-04-11 | 2001-06-13 | Semiconductor memory device |
Applications Claiming Priority (1)
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