DE10255867B3 - Dynamischer RAM-Halbleiterspeicher und Verfahren zum Betrieb desselben - Google Patents
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Abstract
Die Erfindung betrifft einen dynamischen RAM-Halbleiterspeicher mit Shared-SA-Organisationskonzept, bei dem die Zellenfelder in Blöcke (1, 2) unterteilt sind, deren Bitleitungen (BLT, BLC) paarweise von jeweils zwei benachbarten Blöcken (1, 2) an einen gemeinsamen Senseverstärker (SA) angeschlossen sind und die Senseverstärker (SA) zwischen den Zellenblöcken (1, 2) angeordnet sind, wobei Bitleitungsschalter (10) in zwischen den Blöcken liegenden Senseverstärkerstreifen zwischen je zwei benachbarten Senseverstärkern (SA) angeordnet sind, um die mit den Senseverstärkern (SA) nicht verbundenen anderen Enden zweier Bitleitungspaare (BLT, BLC) von den benachbarten Zellenblöcken (1, 2) kurzzeitig während einer am Anfang einer Ladungsausgleichsphase stattfindenden Prechargephase eines unmittelbar zuvor aktivierten Bitleitungspaars zu verbinden.
Description
- Die Erfindung betrifft einen dynamischen RAM-Halbleiterspeicher mit Shared-SA-Organisationskonzept, bei dem die Zellenfelder in Blöcke unterteilt sind, deren Bitleitungen paarweise von jeweils zwei benachbarten Blöcken an einen gemeinsamen Senseverstärker angeschlossen und die Senseverstärker zwischen den Zellenblöcken angeordnet sind, und ein Verfahren zum Betrieb desselben. Ein derartiger Speicher und ein solches Verfahren sind aus
US 2002/0067653 A1 bekannt. - In dynamischen DRAM-Halbleiterspeicherbausteinen werden zur Bewertung der Signale auf den Bitleitungen so genannte Senseverstärker eingesetzt.
- Aus
DE 196 32 780 A1 ist ein Halbleiterspeicher bekannt, bei dem zur Beschleunigung des Precharge-Vorgangs mindestens zwei der Bitleitungspaare über die ohnehin vorhandenen Bitleitungsschalter verbunden werden. - Die beiliegende
1A zeigt schematisch ein so genanntes Shared-SA-Organisationskonzept eines dynamischen RAM-Halbleiterspeichers, bei dem die Zellenfelder in Blöcke1 ,2 unterteilt sind. Jeder Zellenblock1 ,2 umfasst zum Beispiel 4 Megabit Speicherzellen. Die Organisationsform des in1A dargestellten dynamischen RAM-Halbleiterspeichers wird als "Shared-SA-Organisationskonzept" bezeichnet, da bei diesem, wie gezeigt, die Senseverstärker5A zur Bewertung der Bitleitungssignale von einem linken und rechten Block1 ,2 jeweils links und rechts an ein ein komplementäres Signal führendes Bitleitungspaar BLT, BLC angeschlossen sind. Durch dieses Shared-SA-Organisationskonzept entsteht in SA Streifen jeweils zwischen den Zellenblöcken ein flächenoptimier tes Senseverstärkermuster, in dem die Senseverstärker SA die halbe Wiederholrate gegenüber den Bitleitungspaaren haben. -
1A zeigt dass die Bitleitungspaare BLT, BLC in Zeilen- oder X-Richtung und Wortleitungen WL in Spalten- oder Y-Richtung verlaufen. Ebenfalls in Spaltenrichtung sind Bitlei tungsladungsausgleichssignalleitungen BL-EQL1, BL-EQL2 im SA-Streifen angeordnet. Eine Ladungsausgleichs- bzw. Equalize-Einheit5 , wie sie in1B detailliert dargestellt ist, befindet sich für jedes Bitleitungspaar rechts und links des Senseverstärkers SA und besteht im Wesentlichen aus einem N-Kanal-Transistor3 , der die beiden Hälften BLT, BLC eines Bitleitungspaars in einer Ladungsausgleichs- bzw. Equalizephase kurzschließt, um die Ladung der beiden während der aktiven Phase gespreizten Bitleitungshälften (BLT, BLC) so zu verteilen, dass jede Bitleitungshälfte auf dem gleichen Mittenpegel VBleq liegt. Um dies zu unterstützen, wird den auf diese Weise während der Ladungsausgleichsphase kurzgeschlossenen Bitleitungshälften BLT, BLC durch einen zweiten in der Ladungsausgleichseinheit5 vorgesehenen Transistor4 ein Spannungspotential VBleq mit diesem Mittenpegel zugeführt. Dieser zweite Transistor4 verbindet somit die Ladungsausgleichseinheit5 mit einem den Mittenpegel VBleq liefernden Generator. - Durch das Kurzschließen der Bitleitungshälften und den damit verbundenen Ladungsausgleich der Bitleitungskapazitäten über den endlichen Widerstand des Kurzschlusstransistors
3 der Ladungsausgleichseinheit5 dauert es eine gewisse Zeit, bis auf den Bitleitungshälften der gewünschte Mittenpegel VBleq erreicht ist. Dies ist die so genannte Prechargezeit, die die Zeitdauer angibt, nach der frühestens ein erneutes, den gleichen Block betreffendes Wortleitungsaktivierungskommando, das sich auf die gleiche Bitleitung auswirkt, an den Speicherbaustein gegeben werden darf. - Ist nun eine Wortleitung WL im Bereich eines Blocks, zum Beispiel Block
1 aktiviert, so befindet sich der Nachbarbereich, zum Beispiel Block2 und ebenfalls der Block links vom Block1 definiert im Precharqezustand. Das heißt dass die Bitleitungspaare dieser Blöcke bereits kurzgeschlossen worden sind. Der Kurzschluss der Bitleitungshälften bleibt in der den momentanen Block1 betreffenden Ladungsausgleichsphase aktiv bestehen. Wird nun die Wortleitung WL abgeschaltet und die Bitleitungen im Block1 beginnen durch Kurzschließen der Bitleitungspaare mit dem Ladungsausgleich, kann eine erneute Wortleitungsaktivierung nur im Block1 zu einer kritischen Prechargezeit führen, da dort die Bitleitungen BLT, BLC noch mit dem Ladungsausgleich beschäftigt sind. - Die beiliegende
3A zeigt ein schematisches Signalzeitdiagramm, anhand dessen die obigen Verhältnisse noch verdeutlicht werden. Es sei bemerkt, dass der in3A dargestellte Ablauf für jedes beliebige Bitleitungspaar in jedem Zellenblock gleich ist. Ausgangspunkt in3A ist eine erste Ladungsausgleichsphase, abgekürzt BL-EQL-Phase, zu deren Ende das Bitleitungspaar die gewünschte Mittenspannung VBleq = VBLH/2 hat. Danach folgt eine Aktivierung durch eine Spannung an der Wortleitung WL. Während dieser aktiven Phase werden die Potentiale auf den Hälften BLT und BLC des Bitleitungspaars gespreizt, damit eine in den Speicherzellen, mit denen das Bitleitungspaar verbunden ist, gespeicherte Information gelesen bzw. eine Information in diese Speicherzellen geschrieben werden kann. Selbstverständlich ist während der aktiven Phase die in1B gezeigte Ladungsausgleichseinheit5 deaktiviert; es herrscht kein Kurzschluss zwischen den Hälften BLT und BLC des Bitleitungspaars. Der aktiven Phase folgt eine zweite Ladungsausgleichsphase kurz zweite BL-EQL-Phase. Der in dem Kreis in3A dargestellte Verlauf der Spannung und damit der Ladungen auf den Bitleitungshälften BLT und BLC in der zu Beginn der zweiten Bitleitungsladungsausgleichsphase stattfindenden Prechargephase, das heißt während BLT und BLC durch die Ladungsausgleichseinheit5 kurzgeschlossen sind, zeigt deutlich den Verlauf, der durch die unvermeidlichen Bitleitungskapazitäten hervorgerufen wird. Würde zu dieser Zeit, wo die Bitleitungshälften BLT und BLC noch nicht definiert den gleichen Mittenpegel VBleq angenommen haben, eine erneute Aktivierung der Wortleitung statt finden, würde mit hoher Wahrscheinlichkeit eine zu lesende bzw. rückzuschreibende Information verfälscht werden. - Es ist hier zu erwähnen, dass der in
3A gestrichelt eingezeichnete Spannungsverlauf zu Beginn der zweiten BL-EQL-Phase nicht zum Stand der Technik gehört, sondern statt dessen einen Zustand gemäß dieser Erfindung darstellt. - Nach dem oben Gesagten ist es Aufgabe der Erfindung, einen dynamischen RAM-Halbleiterspeicher mit Shared-SA-Organisationskonzept sowie ein Verfahren zum Betrieb desselben so anzugeben, dass die Prechargezeit verkürzt und damit das oben beschriebene Problem zu Beginn der Ladungsausgleichsphase der Bitleitungen vermieden werden kann.
- Diese Aufgabe wird anspruchsgemäß gelöst.
- Gemäß einem ersten Aspekt der Erfindung zeichnet sich ein dynamischer RAM-Halbleiterspeicher mit Shared-SA-Organisationskonzept dadurch aus, dass Bitleitungsschalter in zwischen den Blöcken liegenden Senseverstärkerstreifen zwischen je zwei benachbarten Senseverstärkern angeordnet sind, um die mit den Senseverstärkern nicht verbundenen anderen Enden zweier Bitleitungspaare von den benachbarten Zellenblöcken kurzzeitig während der am Anfang einer Ladungsausgleichsphase stattfindenden Prechargephase eines unmittelbar zuvor aktivierten Bitleitungspaares zu verbinden.
- Gemäß einem zweiten wesentlichen Aspekt ist ein Verfahren zum Betrieb eines derartigen dynamischen RAM-Halbleiterspeichers mit Shared-SA-Organisationskonzept dadurch gekennzeichnet, dass die zuvor offenen anderen Enden derjenigen Bitleitungspaare, die an die in zwei benachbarten Senseverstärkerstreifen liegenden Senseverstärker angeschlossen sind, kurzzeitig während einer am Anfang einer Ladungsausgleichsphase stattfindenden Prechargephase für das betreffende Bitlei tungspaar zusammengeschaltet werden und dadurch die Prechargezeit für das betreffende Bitleitungspaar verkürzt wird.
- Somit wird durch eine Verbindung der bislang offenen Bitleitungsenden durch ein elektrisches Schalterpaar das jeweils zwischen zwei benachbarten Senseverstärkern in dem Senseverstärkerstreifen angeordnet ist, eine Möglichkeit geschaffen, die bereits stabil auf dem Mittenpegel liegende Nachbarbitleitung des Nachbarblocks zur Beschleunigung des Ladungsausgleichs der Bitleitung im betreffenden Block heranzuziehen. Dabei werden die Bitleitungsschalter nur für kurze Zeit zu Beginn der Ladungsausgleichsphase durch ein Steuersignal eingeschalten und die beiden Bitleitungspaare von rechts und links während dieser kurzen Zeit miteinander verbunden. Dadurch wird die Prechargeperformance des gesamten DRAM-Halbleiterspeicherbausteins verbessert. Der Einsatz der Bitleitungsschalter ist nicht an bestimmte Twistkonzepte gebunden, sondern immer realisierbar, da nur die Bitleitungshälften von links und rechts direkt miteinander verbunden werden. Weiterhin stellen die Bitleitungsschalter kein Problem für das individuelle Reparieren von bitleitungsorientierten Redundanzelementen dar.
- Die obigen und weitere vorteilhafte Merkmale werden im Folgenden anhand einer ein bevorzugtes Ausführungsbeispiel beschreibenden Beschreibung noch deutlicher, die sich auf die beiliegende Zeichnung bezieht.
- Die Zeichnungsfiguren zeigen im Einzelnen:
-
1A schematisch das eingangs bereits beschriebene Shared-SA-Organisationskonzept eines bekannten dynamischen RAM-Halbleiterspeichers; -
1B schematisch ein Detail der1A mit einer Bitleitungsladungsausgleichseinheit; -
2A einen erfindungsgemäßen dynamischen RAM-Halbleiterspeicher ebenfalls im Shared-SA-Organisationskonzept; -
2B Einzelheiten des in2A verwendeten BL-BL-Schalters10 ; -
3A Spannungsverläufe in den Zellenblöcken insbesondere an den Bitleitungspaaren und -
3B Spannungsverläufe zur Verdeutlichung des Zusammenschlusses der bislang offenen Enden der Bitleitungspaare gemäß der vorliegenden Erfindung. - Wie zuvor erwähnt, liegt der Kern der Erfindung darin, dass mit Bitleitungsschalterpaaren die bis dahin offenen Enden von Bitleitungspaaren von zwei benachbarten Zellenblöcken kurzzeitig zu Beginn der Ladungsausgleichsphase für ein betreffendes Bitleitungspaar verbunden werden, wobei diese Enden der zwei Bitleitungspaare, die mit einem derartigen Bitleitungsschalterpaar verbunden werden, nicht an Senseverstärker gelegt sind.
2A , die schematisch ebenfalls eine Shared-SA-Organisationsstruktur zeigt, wie sie bereits dem bekannten dynamischen RAM-Halbleiterspeicher gemäß1A zugrunde lag, zeigt, dass die BL-BL-Schalter10 in den SA-Streifen 0, 1, 2 zwischen je zwei benachbarten Senseverstärkern SA angeordnet sind. - Eine Prinzipschaltung eines BL-BL-Schalters
10 ist in2B gezeigt. Der Bitleitungsschalter10 weist gemäß2B einen ersten FET-Transistor T1 und einen zweiten gleichartigen FET-Transistor T2, die die beiden True-Bitleitungen BLT1 und BLT2 einerseits und die beiden komplementären Bitleitungen BLC1 und BLC2 andererseits jeweils eines Bitleitungspaars1 (zum Beispiel von einem Zellenblock1 ) und eines Bitleitungspaars2 (z. B. von einem Zellenblock2 ) verbinden. Das heißt, dass nicht BLT1 mit BLC1 bzw. BLT2 mit BLC2 verbunden wird, sondern BLT1 mit BLT2 und BLC1 mit BLC2 jeweils des linken BL-Paars1 und des rechten BL-Paars2 . - Es ist zu bemerken, dass zur Vereinfachung in
2A weder Wortleitungen in den Zellenblöcken1 und2 noch Ladungsausgleichssignalleitungen in den Senseverstärkerstreifen eingezeichnet sind. Das Steuersignal wird dem in2B gezeigten Bitleitungsschalter10 zu Beginn einer Bitleitungsladungsausgleichsphase, für z. B. das Bitleitungspaar1 , das heißt für BLT1 und BLC1 angelegt, um die Prechargezeit für diese Bitleitungen zu verkürzen. -
3A zeigt in gestrichelten Linien die zeitliche Lage des dem Bitleitungsschalter10 zugeführten Steuersignals das mit BL-BL-Schalter10 bezeichnet ist. Es ist deutlich, dass dieses Steuersignal unmittelbar zu Beginn der Bitleitungsladungsausgleichsphase oder BL-EQL-Phase liegt. Dieses Steuersignal kann somit in einfacher Weise durch eine logische Verknüpfung der Bedingungen für die BL-EQL-Phase der betreffenden Bitleitungen (z.B. BLT1 und BLC1) mit den Bedingungen für die Ladungsausgleichsphase für die Bitleitungspaare zweier benachbarter Zellenblöcke erzeugt werden. Durch die Verbindung der bis dahin offenen Bitleitungsenden durch das mit dem Steuersignal gleichzeitig angesteuerte BL-BL-Schalterpaar10 wird die stabil auf dem Mittenpegel liegende Nachbarbitleitung zum Beispiel des Blocks2 zur Beschleunigung der Entladekurve der dann kurzgeschlossenen Bitleitungshälften im Block1 herangezogen. Dadurch werden die Ladungen auf dem nun kurzgeschlossenen Bitleitungspaar BLT1 und BLC1 schneller verteilt und, wie die gestrichelte Kurve in3B zeigt, die Prechargezeit deutlich verkürzt. Selbstverständlich ist die oben beschriebene und in den2A und2B veranschaulichte erfindungsgemäße Schalterstruktur der BL-BL-Schalter in sämtlichen SA-Streifen zwischen allen Blöcken des Zellen feldes vorgesehen, so dass sich die Prechargeperformance des ganzen Chips verbessert. -
- 1, 2
- Zellenblöcke
- 3, 4
- Transistoren der Ladungsausgleichseinheit
- 5
- Ladungsausgleichseinheit
- BLT, BLC
- Bitleitung True, Bitleitung Komplementär
- WL
- Wortleitung
- T1, T2
- Transistoren
des Bitleitungsschalters
10 - X
- Zeilenrichtung
- Y
- Spaltenrichtung
- BL-EQL-Phase
- Bitleitungsladungsausgleichsphase
- VBleq
- Mittenspannung
- VBlh
- hohe Bitleitungsspannung
- 10
- BL-BL-Schalter
Claims (6)
- Dynamischer RAM-Halbleiterspeicher mit Shared-SA-Organisationskonzept, bei dem die Zellenfelder in Blöcke (
1 ,2 ) unterteilt sind, deren Bitleitungen (BLT, BLC) paarweise von jeweils zwei benachbarten Blöcken (1 ,2 ) an einen gemeinsamen Senseverstärker (SA) angeschlossen und die Senseverstärker (SA) zwischen den Zellenblöcken (1 ,2 ) angeordnet sind, dadurch gekennzeichnet, dass Bitleitungsschalter (10 ) in zwischen den Blöcken liegenden Senseverstärkerstreifen zwischen je zwei benachbarten Senseverstärkern (SA) angeordnet sind, um die mit den Senseverstärkern (SA) nicht verbundenen anderen Enden zweier Bitleitungspaare (BLT, BLC) von den benachbarten Zellenblöcken (1 ,2 ) kurzzeitig während einer am Anfang einer Ladungsausgleichsphase stattfindenden Prechargephase eines unmittelbar zuvor aktivierten Bitleitungspaares zu verbinden. - Dynamischer RRM-Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass in den Blöcken (
1 ,2 ) der Zellenfelder eine Vielzahl von die Bitleitungen im Wesentlichen senkrecht schneidenden und die Zellen eines Blocks aktivierenden Wortleitungen verlaufen. - Dynamischer RAM-Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zusätzlich Ladungsausgleichseinheiten (
5 ) jeweils für jedes Bitleitungspaar (BLT, BLC) im Senseverstärkerstreifen rechts und links jedes Senseverstärkers (SA) angeordnet sind, um die beiden Hälften eines Bitleitungspaars (BLT, BLC) unmittelbar nach einer Aktivierung des Blocks, dem das Bitleitungspaar (BLT, BLC) zugehört, für einen Ladungsausgleich der beiden während der aktiven Phase dieses Blocks gespreizten Bitleitungshälften (BLT, BLC) kurzzuschließen. - Dynamischer RAM-Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zum Schließen jedes Bitleitungsschalters (
10 ) demselben ein kurzzeitiges Steuersignal zugeführt wird, welches durch eine logische Verknüpfung der Ladungsausgleichszustände von diesem und wenigstens dem benachbarten Zellenblock erzeugt wird. - Verfahren zum Betrieb eines dynamischen RAM-Halbleiterspeichers mit Shared-SA-Organisationskonzept, bei dem die Zellenfelder in Blöcke (
1 ,2 ) unterteilt sind, deren Bitleitungen (BLT, BLC) paarweise von jeweils zwei benachbarten Blöcken (1 ,2 ) an einen gemeinsamen Senseverstärker (SA) angeschlossen und die Senseverstärker (SA) zwischen den Zellenblöcken (1 ,2 ) angeordnet sind, dadurch gekennzeichnet, dass die zuvor offenen anderen Enden derjenigen Bitleitungspaare (BLT, BLC), die an die in zwei benachbarten Senseverstärkerstreifen liegenden Senseverstärker angeschlossen sind, kurzzeitig während einer am Anfang einer Ladungsausgleichsphase stattfindenden Prechargephase für das betreffende Bitleitungspaar zusammengeschaltet werden und dadurch die Prechargezeit für das betreffende Bitleitungspaar verkürzt wird. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die kurzzeitige Zusammenschaltung der beiden benachbarten Bitleitungspaare durch ein Steuersignal aktiviert wird, welches durch eine logische Verknüpfung der Ladungsausgleichszustände des betreffenden Blocks und eines benachbarten Blocks zu Beginn der Ladungsausgleichsphase des betreffenden Zellenblocks erzeugt und einem zwischen den beiden zu verbindenden Bitleitungspaaren angeordneten Bitleitungsschalterpaar zugeführt wird.
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Families Citing this family (3)
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---|---|---|---|---|
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US9236126B2 (en) * | 2013-06-17 | 2016-01-12 | Seoul National University R&Db Foundation | Simplified nonvolatile memory cell string and NAND flash memory array using the same |
US10943624B1 (en) * | 2019-08-15 | 2021-03-09 | Micron Technology, Inc. | Countering digit line coupling in memory arrays |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19632780A1 (de) * | 1996-08-15 | 1998-02-19 | Ibm | Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion |
US20020067653A1 (en) * | 1996-03-11 | 2002-06-06 | Kabushiki Kaisha Toshiba | Semiconductor memory having an overlaid bus structure |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5671188A (en) * | 1996-06-26 | 1997-09-23 | Alliance Semiconductor Corporation | Random access memory having selective intra-bank fast activation of sense amplifiers |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020067653A1 (en) * | 1996-03-11 | 2002-06-06 | Kabushiki Kaisha Toshiba | Semiconductor memory having an overlaid bus structure |
DE19632780A1 (de) * | 1996-08-15 | 1998-02-19 | Ibm | Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion |
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