KR0135719B1 - 센스 증폭기의 구동을 제어하는 반도체 메모리 장치 - Google Patents

센스 증폭기의 구동을 제어하는 반도체 메모리 장치

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KR0135719B1
KR0135719B1 KR1019940005073A KR19940005073A KR0135719B1 KR 0135719 B1 KR0135719 B1 KR 0135719B1 KR 1019940005073 A KR1019940005073 A KR 1019940005073A KR 19940005073 A KR19940005073 A KR 19940005073A KR 0135719 B1 KR0135719 B1 KR 0135719B1
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히로요시 도미타
마코토 야나기사와
유키노리 고마다
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 메모리 장치는 다수의 센스 증폭기가 제공된 메모리 셀 어레이, 센스 증폭기를 구동시키기 위해 다수의 센스 증폭기에 각각 접속되고 쌍으로된 제 1 및 제 2 구동선 세그먼트 (44I, 44i+1, 45I, 45i+1)로 각각 형성된 다수의 세그먼트 형성 구동선 (43i, 43i+1) 및, 세그먼트 형성 구동선에 전력을 공급하기 위한 다수의 트렁크(50(i+1)/2, 51(i+1)/2, 58(i+1)/2, 58(i+1)/2)를 구비한다. 각 트렁크는 교차시 다수의 제 1 구동선 세그먼트에 연결하기 위해 메모리 셀 어레이의 제 1 측으로부터 제 2 측을 향해 연장하는 제 1 컨덕터 스트립 및, 교차시 다수의 제 2 구동선 세그먼트에 연결하기 위해 메모리 셀 어레이의 제 2 측으로부터 제 1 측을 향해 연장하는 제 2 컨덕터 스트립을 구비한다. 제 1 및 제 2 컨덕터 스트립은 감소된 폭(W2) 및 상호 ; 상보형의 형상을 갖는 말단 단부를 가지며, 메모리 셀 어레이를 통해 실제로 일정한 폭(W1)을 갖는 직선 형태의 스트립을 형성하도록 배치된다.

Description

센스 증폭기의 구동을 제어하는 반도체 메모리 장치
제 1 도는 종래의 DRAM 구성을 나타낸 도면.
제 2 도는 제 1 도의 메모리 셀 어레이의 일부분을 확대한 도면.
제 3 도는 제 2 도의 메모리 셀 어레이의 레이아웃을 나타낸 도면.
제 4 도는 센스 증폭기를 포함하는 종래의 메모리 셀 어레이의 구성을 나타낸 회로도.
제 5 도는 본 발명의 원리를 나타낸 도면.
제 6 도는 본 발명의 원리를 나타낸 또 다른 도면.
제 7 도는 본 발명의 제 1 실시예에 따른 DRAM를 나타낸 도면.
제 8 도는 제 7 도의 DRAM 에 사용된 메모리 셀 어레이의 레이아웃을 나타낸 도면.
제 9 도 및 제 10 도는 제 7 도의 DRAM 에 사용된 구동 회로의 구성을 나타낸 회로도.
제 11 도 및 제 12 도는 본 발명의 제 1 실시예의 DRAM에서 센스 증폭기를 선택적으로 작동시키기 위한 상호 접속관계를 나타낸 도면.
제 13 도 및 제 14 도는 본 발명의 제 2 실시예에 따른 DRAM에서 센스 증폭기를 선택적으로 작동시키기 위한 상호 접속관계를 나타낸 도면.
제 15 도내지 제 18 도는 제 13 도 및 제 14 도의 DRAM 에 사용된 제어회로의 구성을 나타낸 회로도.
제 19 도는 제 13 도 및 제 14 도의 DRAM 에 사용된 블록 선택 회로의 구성을 나타낸 회로도.
제 20 도 내지 제 23 도 및 제 14 도의 DRAM 에 사용된 게이트 회로의 구성을 나타낸 회로도.
제 24 도 및 제 25도는 본 발명의 DRAM 에 사용된 구동기의 대체예를 나타낸 회로도.
＊도면의 주요부분에 대한 부호의 설명*
64 : 반도체 칩, 320-32(2n)m: 메모리,
42,69-76 : 메모리 셀 어레이, 350-35m: 센스증폭기,
50,58,910-9177: 제 1 트렁크 패턴, 51,59,920-9277: 제 2 트렁크 패턴,
44i,44i+1: 제 1 구동선, 45i,45i+1: 제 2 구동선,
NSA : 제 1 구동 전류, PSA : 제 2 구동 전류
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센스 증폭기의 구동을 제어하는 능력을 갖는 반도체 메모리 장치에 관한 것이다. 더우기 본 발명은 센스 증폭기의 선택적인 작동을 위한 구성을 갖는 랜덤 액세스 메모리 (DRAM)등의 반도체 메모리 장치에 관한 것이다. 그러나, 본 발명은 결코 DRAM 에 국한되는 것은 아니고 플래시 메모리의 정적 랜덤 액세스 메모리 (SRAM)에도 응용할 수 있다.
제 1 도는 64 메가 비트의 기억 용량을 갖는 전형적인 DRAM 의 개략적인 구성예의 평면도를 나타낸 것이다.
제 1 도를 참조하면, 메모리 장치는 로우 어드레스 데이타를 디코딩 하기 위한 다수의 로우 디코더(2 ∼ 5), 각각 8 메가 비트의 기억 용량을 갖는 다수의 메모리 셀 어레이 및, 구동 신호를 발생시켜 센스 증폭기를 작동시키기 위한 다수의 구동기 어레이(14 - 21)를 지탱하는 칩 본체(1)를 구비한다.
제 2 도는 메모리 셀 어레(6,7)의 구성을 개략적으로 도시한 것인데, 기준 숫자 바로 우측에 표시된 16 진수는 메모리 셀 어레이의 기준 숫자로 지정된 요소의 위치를 나타낸다.
제 2 도를 참조하면, 각 메모리 셀 어레이는 각각 256 킬로 비트의 크기를 갖고 256 로우 및 1024 컬럼으로 배열된 메모리 셀을 포함하는 다수의 메모리 셀 블록(22A0-22AF, 22B9-22BF, 23A0-23AF, 및 23B0-23BF를 포함한다. 또한, 메모리 셀 어레이는 센스 증폭기의 로우(240-24F, 250-25F)를 포함한다.
제 3 도는 메모리 셀 어레이의 일부를 도시한 것인데, 제 3 도에 도시된 요소들은 메모리 셀 어레이(6)의 요소 위치를 나타내는 16 진법 지수를 갖는다.
제 3 도를 참조하면, 메모리 셀 어레이(6)는 각각 소정의 크기를 갖는 메모리 셀 세그먼트(260-260FF, 26100-261FF)를 포함하고, 센스 증폭기를 구성하는 n-MOS 트랜지스터에 공급되는 구동 신호 NSA를 전송하기 위해 제 3 도에서 수직으로 연장하는 다수의 구동선(280-280F, 2710-271F)이 제공된다. 이와 마찬가지로, p-MOS 트랜지스터와 함께 센스 증폭기를 구성하는 p-MOS 트랜지스터에 공급될 구동 신호 PSA를 전송하기 위해 다수의 구동선(280-280F, 2810-281F)이 제공된다.
또한, 제 3 도의 구성예는 메모리 셀 어레이(6)의 상부 절반부에 위치한 제 1 그룹의 센스 증폭기를 구동시키기 위한 구동 신호(NSA0, PSA0, ··· NSA0F, PSA0F)를 발생시키는 구동기(290-290F)뿐만 아니라, 메모리 셀 어레이(6)의 하부 절반부에 위한 타 그룹의 센스 증폭기를 구동시키기 위한 구동 신호(NSA10, PSA10, ··· NSA1F, PSA1F)를 발생시키는 타 구동기(2910-291F)를 포함한다.
구동 신호(NSA0-NSA0F)는 트렁크(300-300F)를 통해 구동선(270-270F)에 공급되는 반면, 구동 신호(NSA10-NSA1F)는 트렁크(3010-301F)에 구동신호 (PSA10-PSA1F)를 통해 구동된 (2710-271F)에 공급된다.
이와 마찬가지로, 구동선(280-280F)를 공급하기 위한 트렁크 (310-310F) 및, 구동선(2810-281F)에 구동 신호(PSA10-PSA1F)를 공급하기 위한 트렁크가 제공된다.
트렁크(300-300F, 3010-301F, 310-310F및 3110-311F)는 칩(1)상의 구동선(270-270F, 2710-271F, 280-280F및 2810-281F)의 상부 레벨에 제공된다.
제 4 도는 메모리 셀 세그먼트(260) 및 구동기(290) 부분에 대응하는 제 1 도의 DRAM 의 회로도를 나타낸 것인데, 메모리 셀 선택용 메모리 셀 세그먼트(260)에 대응하는 워드선(WL0 ··· WLN, WLn+1··· WL2n)이 제공된다.
이와 마찬가지로, 선택된 메모리 셀에/로부터 데이타 기입/판독 동작을 수행하기 위한 상보형 비트쌍(BL0,/BL0, ··· BLm및 /BLm)이 제공된다.
제 4 도에 있어서, 로우 및 컬럼 형태로 배치된 다수의 메모리 셀(320···320m, 32n0···32nm, 32(n+1)0···32(n+1)m및 32(2n)m)이 제공되는데, 이 메모리 셀은 선택 회로(33,34)에 의해 선택된다. 또한, 선택된 메모리 셀로부터 판독된 정보를 증폭하기 위한 센스 증폭기(350, 35m)가 제공된다.
비트선 쌍을 선택하기 위해, 컬럼 게이트(360···36m)가 제공되고, 비트선 쌍(BL0, /BL0, ···BLm및 /BLm)에 공통으로 제공된 데이타 버스(DB, /DB)는 대응 컬럼 게이트(360···36m)를 작동시키는 제어 신호에 응답하여 선택된다.
증폭기(290)와 같은 센스 증폭기는 n-MOS 트랜지스터(40,41)뿐만아니라 p-MOS 트랜지스터(38,39)를 포함한다. 이 센스 증폭기에는 프리챠지 전압 VPR(VPR = 1/2 Vcc)이 공급되고 상보형 리셋 신호(R, /R)뿐만 아니라 상보형 작동 신호(ψ/ψ)에 응답하여 제어된다.
데이터를 판독하는 동안, 메모리 셀 블록은 제 1 도에 도시된 셀 어레이 그룹(6-9, 10-13)으로부터 선택된다. 예컨대, 데이터가 메모리 셀 어레이로 구성된 셀 어레이 그룹으로부터 판독될 때 블록(22AK, 22AK1, 23A, 23AK+1) 또는 블록(22BK, 22BK+1, 23B, 23BK+1)과 같은 메모리 셀 블록이 선택된다(여기서 K 는 짝수 정수임).
본 실시예에서, 구동 신호(NSA0K, PSA0K)는 각각 구동선(270K, 280K)를 통해 구동기(290K)로부터 공급된다. 이와 마찬가지로, 구동 신호(NSA0(K+1), PSA0(K+1))는 각각 구동선(271K, 281K)을 통해 구동기(291K)로부터 공급되고, 구동 신호(NSA1(K+1), PSA1(K+1))은 각각 구동선(271(K+1), 281(K+1))을 통해 구동기(291(K+1))로부터 공급된다.
통상 DRAM또는 반도체 메모리 장치에 있어서, 신뢰성 있는 판독 동작을 보장하기 위해 동일 구동 전압으로 전체 센스 증폭기를 구동시킬 필요가 있다. 이것을 달성하기 위해 가능한 한 작은 센스 증폭기의 구동선의 기생 저항을 억제할 필요가 있다.
반면에, 소형화된 장치 패턴을 갖는 최근의 반도체 메모리 장치는 센스 증폭기의 구동선(27,28)에 대해 대응하여 소형화 된 컨덕턴스 패턴을 이용한다.
이로 인해, 센스 증폭기에 충분한 구동 전류를 공급하는 것이 곤란해지고, 반도체 메모리 장치의 신뢰성 있는 판독 동작에 문제가 발생하게 된다.
상기 문제점에 따른 해결방법으로서, 제 1 도의 DRAM 은 메모리 셀 어레이(6)등의 메모리 셀 어레이가 두 영역, 즉 메모리 셀 세그먼트(260-260FF)를 포함하는 영역과 메모리 셀 세그먼트(26100-261FF)를 포함하는 영역으로 분할되는 구성을 채용하는데, 이들 메모리 셀 세그먼트는 구동선(27,28)이 세그먼트(270), 세그먼트(2710) 또는 세그먼트(280), 세그먼트(2810)와 같은 두 개의 선 세그먼트로 분할되도록 16 × 16 형상으로 배열된다. 따라서, 구동선의 길이는 ½ 로 줄어들고 구동선의 기생 저항 효과가 감소한다.
그러나, 상기 구성으로도 구동선의 기생 저항의 감소는 만족스럽지 못하다. 따라서, 기생 저항을 더 감소시키려면, 메모리 셀 어레이를 8 개의 영역으로 분할시킬 필요가 있다. 그러나, 트렁크의 수가 증가한 구성을 실현하기 위해서는 충분한 구동 전류가 센스 증폭기에 공급되도록 트렁크(380-300F, 3010-301F, 310-310F및 3110-311F)의 각 컨덕터 패턴에 대해 충분한 폭을 보장할 필요가 있다. 하지만 상기와 같이 컨덕터 패턴의 폭이 증가하는 것은 트렁크의 수가 증가해야 하는 요건과는 일치하지 않으며, 이러한 이유 때문에, 종래에는 구동선(27,28)을 8 개의 세그먼트로 분할하는 것이 어려웠다. 기생 저항이 증가하는 상기와 같은 문제점으로 인해 256 메가비트 용량을 갖는 DRAM 과 같이 64 메가 비트를 초과하는 기억용량을 갖는 메모리 장치에 중대한 문제가 초래하게 된다.
제 3 도에 도시된 바와 같이 DRAM 또는 메모리 셀 어레이의 세그먼트 구성을 갖는 기타 반도체 메모리 장치의 경우, 구동기(290-290F, 2910-291F)를 선택적으로 작동시켜야 한다. 그러한 작동에는 각 구동기에 대한 여러 가지 제어 신호의 공급이 필요하기 때문에, 상기 제어 신호를 전송하기 위한 컨덕터 패턴에 의해 점유되는 칩 영역은 특히 구동선 세그먼트의 수가 구동선의 기생 저항을 감소시키도록 증가될 때 실제로 증가한다. 따라서, 메모리 셀 어레이에 사용된 영역이 감소하는 문제점이 야기된다.
본 발명의 목적은 상기 문제점을 제거하도록 신규하고 유용한 반도체 메모리를 제공하는 것이다.
본 발명의 또다른 목적은 구동선을 다수의 선 세그먼트로 분할함으로써 반도체 메모리 장치가 256 메가 비트를 초과하는 대기억 용량을 가질 때 조차도, 로우에 배열된 센스 증폭기를 구동시키는데 사용되는 구동선의 기생 저항이 최소화되도록 하는 구성을 갖는 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 로우 및 컬럼으로 정열되어 정보를 각각 기억하는 다수의 메모리 셀을 구비하고 반도체 칩상에 제공되며 컬럼 방향으로 각각 연장하는 제 1 및 제 2 의 상호 대향 엣지를 갖는 경계에 의해 한정되는 메모리 셀 어레이와, 상기 컬럼 방향으로 정열된 다수의 센스 증폭기를 구비하고 상기 메모리 셀 어레이상에 제공된 다수의 센스 증폭기 컬럼과, 상기 다수의 센스 증폭기에 대응하는 메모리 셀 어레이상에 제공되고 상기 컬럼 방향으로 연장하는 제 1 및 제 2 구동선을 각각 구비하고 대응 센스 증폭기 컬럼에 포함된 다수의 센스 증폭기에 전력을 각각 공급하는 다수의 구동선쌍과, 제 1 구동 전류를 발생시키기 위해 상기 메모리 셀 어레이 외부에 위치한 상기 반도체 칩상에 제공된 제 1 구동기 회로와, 제 2 구동 전류를 발생시키기 위해 상기 메모리 셀 어레이 외부에 위치한 상기 반도체 칩상에 제공된 제 2 구동 회로와, 상기 제 1 구동 전류를 전송하도록 상기 제 1 구동기로부터 연장하고 다수의 센스 증폭기 컬럼을 가로지르는 상기 제 2 엣지를 향해 상기 제 1 엣지로부터 상기 메모리 셀 어레이위의 로우 방향으로 연장하고 제 1 트렁크 패턴이 가로지르는 상기 다수의 센스 증폭기 컬럼에 대응하는 상기 다수의 구동선쌍의 제 1 구동선에 접속되는 제 1 트렁크 패턴과; 상기 제 2 구동 전류를 전송하도록 상기 제 2 구동기로부터 연장하고, 다수의 센스 증폭기 컬럼을 가로지르는 상기 제 1 엣지를 향해 상기 제 2 엣지로부터 상기 메모리 셀 어레이위의 로우 방향으로 연장하고, 제 2 트렁크 패턴이 가로 지르는 상기 다수의 센스 증폭기 컬럼에 대응하는 상기 다수의 구동선쌍의 제 2 구동선에 접속되는 제 2 트렁크 패턴을 포함하고, 상기 제 1 트렁크 패턴은 상기 제 1 트렁크가 상기 제 1 트렁크 패턴의 자유단부의 폭보다 작은 상기 제 1 엣지 및 제 2 엣지의 제 1 폭을 갖도록 상기 제 2 엣지를 향해 상기 메모리 셀 어레이의 상기 제 1 엣지에서 감소하는 폭을 갖고, 상기 제 2 트렁크 패턴은 상기 제 2 트렁크가 상기 제 2 엣지의 상기 제 1 폭과 거의 동일한 폭 및, 상기 제 2 트렁크 패턴의 자유 단부에서 상기 제 2 폭과 거의 동일한 보다 작은 폭을 갖도록 상기 제 1 엣지를 향해 상기 메모리 셀 어레이의 상기 제 2 엣지에서 감소하는 폭을 갖고, 상기 제 1 및 제 2 트렁크 패턴은 상기 제 1 폭과 거의 동일한 일정한 폭을 갖는 상기 메모리 셀 어레이의 상기 제 1 엣지에서 상기 제 2 엣지까지 연장하는 가상의 줄모양의 영역에 대응하는 상기 메모리 셀 어레이를 넘어 연장하도록 배치되는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따라, 트렁크 패턴이 차지하는 줄모양의 영역과 감소된 폭으로 인해 메모리 셀 어레이상에 증가한 트렁크 패턴을 제공할 수 있다. 환언하면, 제 3 도의 종래 구성과 비교해 볼 때 컬럼 방향으로 다수의 트렁크 패턴의 두 배를 제공할 수 있다. 따라서, 센스 증폭기에 구동 전력을 공급하기 위한 구동선은 더욱 분할되고, 이에따라 구동선의 기생 저항은 감소한다.
본 발명의 또다른 목적은 메모리 셀 어레이를 형성하고, 정보를 기억하기 위한 다수의 메모리 셀과 상기 메모리 셀에 기억된 정보의 내용을 검출하기 위한 센스 증폭기를 각각 구비한 다수의 메모리 셀 영역과, 상기 다수의 메모리 셀 영역에 대응하여 제공되고 대응 메모리 셀 영역에 포함된 센스 증폭기를 작동시키기 위한 제어 신호가 각각 공급되는 다수의 구동 회로와, 상기 다수의 구동 회로에 대응하여 제공되고 상기 제어 신호가 대응 구동 회로를 통과하는 것을 제어하기 위해 상기 제어 신호가 각각 공급되는 다수의 게이트 회로와, 상기 제어 신호를 발생시키고 상기 다수의 구동 회로에 공통으로 상기 제어 신호를 공급하기 위한 제어 회로 수단과, 선택된 게이트 회로가 대응 구동 회로로 상기 제어 신호를 통과시키도록 상기 게이트 회로중 하나를 상기 선택된 게이트 회로로서 선택하기 위해 상기 다수의 각 게이트 회로에 접속되는 선택 회로 수단을 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따라, 메모리 셀 어레이의 메모리 셀 영역의 선택에 대응하여 센스 증폭기의 구동 회로 및 게이트 회로의 선택을 단순화 시킬 수 있다. 다수의 게이트 회로에 제어 신호를 공급하기 위해 동일 공통선을 이용할 수 있는 반면, 게이트 회로의 선택은 선택 회로로부터 각 게이트 회로에 공급되는 분리된 어드레스 신호에 기초하여 달성된다. 다수의 제어 신호가 단일 게이트 회로를 제어하기 위해 사용되는 사실에 비추어 볼 때, 제어 신호를 게이트 회로에 공급하기 위해 동일 공통선을 이용하는 상기 구성으로 인해 상기 선에 대해 배선 패턴이 차지하는 영역이 실제로 줄어든다.
본 발명의 구성은 64 메가 비트의 기억 용량을 초과하는 대용량 DRAM에서 특히 효과적이다.
본 발명의 기타 목적 및 또다른 특징은 첨부 도면을 참조하면 이하의 상세한 설명에서 명백해진다.
제 5 도는 본 발명의 제 1 실시예의 원리를 도시한 것이다. 본 발명은 센스 증폭기가 센스 증폭기 컬럼을 형성하도록 Y 방향으로 정열되는 메모리 셀 어레이(42)를 갖는 개량된 DRAM을 제공한다. 센스 증폭기 컬럼에 대응하여, 제 1 구동 신호 NSA 및 제 2 구동 신호 PSA를 전송하기 위해 각각 Y 방향으로 연장하는 구동선쌍(44i, 45i또는 44i+1, 45i+1)이 제공된다. 따라서 라인(44i, 45i)는 라인 쌍(43i)을 형성하고, 라인(44i+1, 45i+1)은 라인 쌍(43i+1)을 형성한다. 전술한 표기에 있어서 첨부 기호 i 는 1 이상의 정수를 나타낸다.
본 발명의 DRAM 에 있어서, 센스 증폭기 구동기(46(i+1)/2) 및 센스 증폭기 구동기(49(i+1)/2)는 구동기(49(i+1)/2)가 구동 신호 NSA를 발생시키는 동안 구동기(46(i+1)/2)가 구동 신호 NSA를 발생시키도록 메모리 셀 어레이(42)의 양대향 엣지상에 배치된다. 더우기, 트렁크(50(i+1)/2)와 트렁크(51(i+1)/2)는 서로 접근하도록 구동기(46(i+1)/2) 및 구동기(49(i+1)/2)로부터 각각 X 방향으로 연장한다. 따라서, 트렁크(50(i+1)/2)는 구동 신호 NSA를 구동선(44i, 44i+1)으로 전송하는 반면, 트렁크(51(i+1)/2)는 구동 신호 PSA를 구동선(45i, 45i+1)으로 전송한다. 트렁크(50(i+1)/2)는 접촉홀(52,53)에서 구동선(44i, 44i+1)에 연결되는 반면, 트렁크(51(i+1)/2)는 접촉홀(54,55)에서 구동선(45i, 45i+1)에 연결된다.
제 5도의 구성예에서 트렁크(50(i+1)/2, 50(i+1)/2)는 스트립 형상의 영역이 트렁크(50(i+1)/2, 51(i+1)/2)를 형성하는 컨덕터 스트립의 폭에 대응한 폭을 갖도록 메모리 셀 어레이(42)상의 X 방향으로 연장하는 스트립 형상 영역위에서 일직선으로 정열된다. 각각의 컨덕터 스트립은 접촉홀(52,55)을 넘어 연장하는 줄어든 폭 W2 를 갖는 손가락 모양의 말단 부분을 가지며, 이들 두 말단 부분은 상기 스트립 형상 영역에서 상호 나란히 평행하게 연장한다. 따라서, 제 3 도의 종래 구성에 비해 메로리 셀 어레이(42)상에 보다 많은 트렁크를 배치할 수 있다. 트렁크의 수가 증가한 결과로서, 구동선을 보다 짧은 세그먼트로 분할할 수 있고 이와 관련하여 구동선의 기생 저항이 최소화 된다. 구동선에 공급된 구동전류는 상기 구성예의 결과로서 감소하지 않는다.
제 6 도는 본 발명의 또다른 주 구성예를 도시한 것인데, 구동기(56(i+1)/2, 57(i+1)/2)는 전술한 구동기(46(i+1)/2, 49(i+1)/2)와 마찬가지로 메모리 셀 어레이(42)의 대향측 변부에 배치된다. 또한 트렁크(58(i+1)/2, 59(i+1)/2)는 상호 접근하도록 x 방향으로 구동기(46(i+1)/2, 49(i+1)/2)로부터 각각 연장한다. 또다른 트렁크(58(i+1)/2, 59(i+1)/2)를 제공함으로써 구동선(44i및 44i+1, 45i및 45i+1)의 전압 강하를 최소화 시킬 수 있다.
제 6 도에 있어서 트렁크(58(i+1)/2)는 접촉홀(60)에서 구동선(44i)에 연결되고, 접촉홀(61)에서 구동선(44i+1)에 연결된다. 이와 마찬가지로, 트렁크(59(i+1)/2)는 접촉홀(62)에서 구동선(45i)에 연결되고, 접촉홀(63)에서 구동선(45i+1)에 연결된다. 트렁크를 형성하는 컨덕터 패턴이 차지하는 영역이 감소한다는 장점을 얻을 수 있다.
다음으로, 본 발명의 제 1 실시예가 제 7 도 ∼ 제 8 도를 참조하여 설명되는데, 이 실시예는 제 1 도에 도시된 64 메가 비트 DRAM 의 개량에 관한 것이다.
본 발명은 평면도로 도시한 제 7 도를 참조하여 DRAM 은 메모리 장치가 구성되는 칩(64)을 구비한다. 칩(64)위에는 8 메가 비트의 기억용량을 각각 갖는 다수의 메모리 셀 어레이(69-76)가 제공되고, 다수의 로우 디코더(65-68)가 메모리 셀 어레이(69-76)에 대응하여 칩(64)위에 제공된다.
다수의 메모리 셀 어레이(69-76)에 대응하여, 센스 증폭기를 작동시키기 위한 구동 신호 NSA 또는 PSA를 발생시키도록 로우 형태로 정열된 다수의 구동기를 각각 구비한 다수의 구동기 블록(77-84, 85-92)이 제공된다.
제 8 도는 메모리 셀 어레이(69) 와 연계하는 구동기 유닛(77,85)의 구성뿐만 아니라 제 7 도의 메모리 셀 어레이(69)의 구성을 도시한 것이다. 제 8 도에 도시된 바와 같이 메모리 셀 어레이(69)는 메모리 셀 세그먼트가 32개의 로우 및 16개의 컬럼으로 배열되게 다수의 메모리 셀 세그먼트(860-8600F,8630-8603F, 86700-8670F및 86730-8673F)로 분할된다. 제 8 도에 있어서, 숫자 옆에 병기된 16 진수 색인은 제 3 도와 마찬가지로 메모리 셀 어레이(69)의 메모리 세그먼트의 위치를 나타낸다.
제 8 도에서, 구동 신호 NSA를 전송하기 위한 구동선(870-870F, 8770-877F)이 제공되고, 구동 신호 PSA를 전송하기 위한 구동선(880-880F, 8870-887F)이 제공된다. 또한, 구동 신호(NSA0-NSA7, NSA70-NSA77)를 각각 발생시키기 위한 구동기(890-897, 8970-8977)가 제공된다.
이와 마찬가지로, 구동신호(PSA0-PSA7, PSA70-PSA77)를 각각 발생시키기 위한 구동기(900-907, 9070-9077)가 제공된다.
또한, 제 8 도의 구성예는 구동선(870-870F)에 구동 신호(NDA0-NSA7)를 공급하기 위해 제공된 트렁크(910-917)를 구비한다. 이와 마찬가지로, 구동선(8770-877F)에 구동 신호(NSA70-NSA77)를 공급하기 위해 트렁크(9170-9177)가 제공되고, 구동선(880-880F)에 구동 신호(920-927)가 제공되며, 구동선(8870-887F)에 구동 신호(PSA70-PSA77)를 공급하기 위해 트렁크(9270-9277)가 제공된다.
제 8 도의 구성예에서 트렁크(910-917, 9170-9177, 920-927및 9271-9277)는 구동선(870-870F, 8770-877F, 880-880F및 8870-887F)의 레벨위의 레벨에 있는 칩(64)상으로 연장한다. 더우기, 구동기(890-897, 8970-8977)는 메모리 셀 어레이(69)의 일측에 배치되는 반면, 구동기(900-907, 9070-9077)는 메모리 셀 어레이(69)의 타측에 배치된다.
제 8 도의 구성예에서, 트렁크(910-917, 9170-9177)의 폭은 트렁크가 접촉홀을 통해 연결되는 구동선을 가로 지를 때 메모리 셀 어레이(69)의 좌측 엣지의 제 1 폭(W1)에서 제 2 폭(W2)으로 점점 감소한다. 따라서, 트렁크는 전술한 제 2 폭(W2)과 함께 우측으로 더욱 연장한다. 이와 마찬가지로, 트렁크(920-927, 9271-9277)의 폭은 트렁크가 접촉홀을 통해 연결되는 구동선을 가로 지를 때 메모리 셀 어레이(69)의 우측 엣지의 전술한 제 1 폭(W1)에서 제 2 폭(W2)으로 점점 감소한다. 따라서, 트렁크는 전술한 제 2 폭(W2)과 함께 좌측으로 더욱 연장한다. 제 5 도 또는 제 6 도의 간단한 구성예를 참조할 것.
예컨대, 제 5 도에 있어서, 트렁크(50(i+1)/2)의 폭은 트렁크(50(i+1)/2)가 접촉홀(52)를 통해 연결되는 구동선(44i)를 가로 지를 때 W1에서 W2로 점점 감소한다. 폭(W2)을 갖는 트렁크(50(i+1)/2)의 말단부는 우측으로 더욱 연결하고, 접촉홀(53)에서 구동선(44i+1)에 연결된다. 이와 마찬가지로, 트렁크(51(i+1)/2)의 폭은 트렁크(51(i+1)/2)가 접촉홀(55)을 통해 연결되는 구동선(45(i+1))을 가로 지를 때 W1에서 W2로 서서히 감소한다. 폭(W2)을 갖는 트렁크(51(i+1)/2)의 말단부는 좌측으로 더욱 연장하고 접촉홀(54)에서 구동선(45(i+1))에 연결된다.
전술한 구성예에서, 좌우측으로부터 연장하는 트렁크는 두 개의 대향 트렁크가 실제로 전술한 소정의 일정폭(W1)을 가진 채 제 5 도의 메모리 셀 어레이(42) 또는 제 8 도의 메모리 셀 어레이(69)위로 연장하는 스티립형상 직선 영역상에 정열되도록 그 말단 단부에서 상호 상보형의 형태를 갖는다. 따라서, 트렁크가 차지하는 메모리 셀 어레이의 영역은 최소화되고, 제 5 도 또는 제 6 도에서 한정된 Y 방향으로 감소된 피치가 트렁크에 제공되도록 메모리 셀 어레이상에서 상기 트렁크의 수를 증가시킬 수 있다. 이같이 증가된 트렁크 수와 관련하여 구동선을 따라 기생 저항의 효과를 최소화 하기 위해 구동선을 증가된 수의 구동선 세그먼트로 분할시킬 수 있다. 더우기, 트렁크의 폭이 구동선의 연결이 이루어지는 매 모드시에 감소하는 트렁크의 구조로 인해, 트렁크의 말단 단부에서 연결되는 구동선에 대해 충분한 전력 공급이 보장된다.
제 9 도는 구동 신호 NSA를 발생시키기 위한 제 5 도 또는 제 6 도의 구성예에 사용된 구동기의 실시예를 도시한 것이다. 제 8 도의 구성예에서, 제 9 도의 구동기는 구동기(890-897, 8970-8977)에 대응한다.
제 9 도를 참조하면, 구동기는 n-MOS 트랜지스터(151-153)를 구비하는데, 트랜지스터(151)는 프리차지 전압 VPR 이 공급되는 노드(150)에 연결되는 소스를 갖는다. 따라서, 트랜지스터(151)는 인에이블 신호 LEAX 에 응답하여 턴온된다. 반면에 트랜지스터(152,153)는 트랜지스터(151)의 드레인과 접지단자 VSS 간에 상호 평행하게 접속되고, 트랜지스터(152)는 드라이브 선(44)의 예비 작동을 달성하기 위해 예비 작동 신호 PLEZ 에 응답하여 턴온되는 반면, 트랜지스터(153)는 구동선(44)의 실질적인 작동을 달성하기 위해 작동 신호 LEZ 에 응답하여 턴온된다. 따라서, 구동 신호 NSA 는 트랜지스터(151)의 드레인에서 얻어진다. 전술한 바와 같이, Vcc/2 전압은 프리차지 전압 VPR 으로서 노드(150)에 공급된다.
제 10 도는 구동 신호 PSA를 발생시키기 위한 제 5 도 또는 제 6 도의 구성예에서 사용된 구동기의 실시예를 도시한 것이다. 제 8 도의 구성예에서, 제 10 도의 구동기는 구동기(890-897, 9070-9077) 에 대응한다. 제 10 도의 회로는 제 19 도의 회로와 유사하고 p-MOS 트랜지스터(156-158)을 구비하는데, 트랜지스터(158)는 프리차지 전압 VPR 이 공급되는 노(155)에 접속된 소스를 갖는다. 따라서, 트랜지스터(158)는 리셋 신호 LEAZ 에 응답하여 턴온된다. 반면에 트랜지스터(156,157)는 트랜지스터(158)의 드레인과 전원 전압 단자 Vcc 간에 상호 평행하게 연결되는데, 트랜지스터(156)는 구동선(45)의 예비 작동을 달성하기 위한 예비 작동 신호 PLEX 에 응답하여 턴온되는 반면, 트랜지스터(157)는 구동선(45)의 실제 작동을 달성하기 위한 작동 신호 LEX 에 응답하여 턴온된다. 따라서, 구동 신호 PSA 는 트랜지스터(158)의 드레인에서 달성된다. 전술한 바와 같이, Vcc/2 전압은 프리차지 전압 VPR으로서 노드(155)에 공급된다.
제 11 도는 상기 신호 LEAX, PLEZ 및 LEZ 를 구동기(890-8977)에 공급하기 위한 구동기(890-8977)의 상호 접속 관계를 도시한 것인데, 이러한 상호 접속은 도면 부호(161)로 표시된 다수의 컨덕터 줄에 의해 이루어진다. 제 12 도에 표시된 바와같이 구동기(900-9077)에 이와 유사한 상호 접속이 이루어진다. 제 1 도 및 제 12 도에서 알 수 있는 바와 같이, 신호 LEAX, PLEZ 및 LEX를 전송하는데 사용되는 컨덕터 패턴은 칩상의 실질적인 영역을 차지한다. 그 이유는 상기 신호들이 예시된 도면의 3 개의 컨덕터 줄을 각각 포함하는 분리 패턴 세트를 통해 각각의 구동기에 공급되기 때문이다.
적절한 컨덕터 줄 세트를 선택하기 위해 로우 어드레스 데이타 RA11-RA'0' 의 상부 3 비트 RA11, RA10, RA9 에 대한 상보형 로우 어드레스 신호 rall, /ral1, ra10, /ra10, ra9 및 /ra9의 일부를 수신하기 위한 상보형 어드레스 버스에 접속되는 다수의 블록 선택 회로(1590-1597)(제 11 도 참조) 또는 (1620-1627)(제 12 도 참조)가 제공된다. 블록 선택 회로(1590-1597)는 선택 신호 BKS0N-BKS7N중 적절한 신호를 선택적으로 공급함으로써, 어드레스 버스 상의 어드레스 데이타 내용에 응답하여 1600과 같이 제어 회로중 하나를 작동시키기 위한 대응 제어 회로(1600-1607)와 연계한다. 이와 마찬가지로, 블록 선택 회로(1620-1627)는 선택 신호 BKS0P-BKS79중 적절한 신호를 선택적으로 공급함으로써 어드레스 버스상의 어드레스 데이터 내용에 응답하여 1600와 같이 제어 회로 중 하나를 작동시키기 위한 제 12 도의 구성의 대응 제어 회로(1630-1637)와 연계한다.
다음으로, 배선이 차지하는 넓은 칩 영역의 상기와 같은 문제점을 해소하기 위한 본 발명의 제 2 실시예가 제 13 도 및 제 14 도를 참조하여 기술된다.
제 13 도를 참조하면, 본 회로는 상기 제어 신호 LEAX, LEZ 및 PLEZ 을 발생시키기 위해 제어 회로에 대응하는 단일 제어 회로(166)를 구비하는데 이 신호 LEASX, LEX 및 PLEZ 는 메모리 셀 어레이(70-72)의 대응 구동기 뿐만 아니라, 버스(169)의 일부를 형성하는 공통 버스(169a)를 통해 구동기(890-8977)에 공급된다(제 7 도 참조). 더욱이, 로우 어드레스 데이탐(RA11-RA0)의 상부 3 비트(RA11-RA9)를 형성하는 상보형 로우 어드레스 신호 ra11, /ra11, . . . ra9 및 /ra9를 수신하기 위해 어드레스 버스에 접속된 블록 선택 회로(1670-1677)가 제공되고, 각 블록 선택 회로(1670-1677)는 상기 상보형 어드레스 신호 ra11, /ra11, . . . ra9및 /ra9를 디코드 하고 선택된 구동기와 연계하는 게이트 회로를 경유하여 구동기(890-8977)로부터 구동기를 선택하기 위해 신호 BKS0N-BKS7N와 같은 블록 선택 신호를 발생시킨다. 게이트 회로(1680-16877)가 구동기(8900-8977에 대응하여) 제공되어 상기 구동기를 작동시킴으로써 게이트 회로(1680-16877)는 블록 선택 회로(1670-1677)로 부터 공급되는 블록 선택 신호(BKSON-BKS7N)에 응답하여 대응 구동기(8900-8977)에 대한 제어 신호 LEAX, PLEZ 및 LEZ 공급을 제어한다.
제 13 도의 실시예에서, 버스(169)는 총 11 개의 컨덕터 줄을 포함하며 그중 3 개는 제어 신호 LEAX, PLEZ 및 LEZ 를 전송하는데 사용되는 반면, 그 나머지는 블록 선택 신호 BKS0N-BKS7N를 전송하는데 사용된다.
제 14 도의 구성예는 실제로 제 13 도의 구성과 동일하다. 따라서, 제 14 도의 회로는 상기 제어 신호 LEAZ, LEX 및 PLEX를 발생시키기 위한 제 13 도의 회(166)에 대응하는 신호 제어 회로(170)를 구비하는데, 신호 LEAZ, LEX 및 PLEX 는 메모리 셀 어레이(70-72)의 대응 구동기 뿐만 아니라 공통 버스(173a)를 통해 구 동기(900-9077)에 공급된다(제 7 도 참조). 더우기, 로우 어드레스 데이터 RA11-RA0의 상부 3 비트 RA11-RA9를 형성하는 상보형 로우 어드레스 신호 ra11, /ra11, ···ra9및 /ra9를 수신하기 위해 어드레스 버스에 접속된 블록 선택 회로(1710-1717)가 제공된다. 각 블록 선택 회로(1710-1717)는 상기 상보형 어드레스 신호 ra11, /ra11, ···ra9및 /ra9를 디코드하고 선택된 구동기와 연계하는 게이트를 경유하여 구동기(900-9077)로부터 구동기를 선택하기 위한 신호 BKSOP-BKS7P와 같은 블록 선택 신호를 발생시킨다. 구동기 (900-9077)에 대응하여 게이트 회로(1720-17277)는 블록 선택 회로(1710-1717)로부터 공급되는 블록 선택 신호 BKSOP-BKS7P에 응답하여 대응 구동기(900-9077)에 대한 제어 신호 LEAZ, PLEX 및 LEX 의 공급을 제어한다.
제 14 도의 실시예에서, 버스(173)는 총 11개의 컨덕터 줄을 포함하는데, 그중 3개는 제어 신호 LEAZ, PLEX 및 LEX를 전송하는데 사용되는 반면, 그 나머지는 블록 선택 신호 BKS0P-BKS7P를 전송하는데 사용된다.
제 13 도 및 제 14 도의 구성예에 따라, 버스(169 또는 173)를 형성하는 컨덕터 줄이 차지하는 칩 상의 영역을 최소화 시킬 수 있다. 결과적으로, 기생 저항을 감소시키기 위해 구동선(87,88)을 분할하기 위한 제 8 도의 구성이 다수의 선 세그먼트로 분할될 때 조차도 메모리 셀 어레이을 전송하기 위해 칩상에 넓은 영역을 확보할 수 있다.
제 15 도 및 제 16 도는 제어 신호 LEZ, PLEZ 및 LEAX를 발생시키기 위한 제어 회로(166)의 구성을 도시한 것이며, 이 도면은 동일한 회로(166)의 상이한 부분을 나타낸다.
제 15 도 및 제 16 도를 참조하면, 제어 회로(166)는 p-MOS 트랜지스터 및 n-MOS 트랜지스터에 의해 형성되는 다수의 케스케이드 변환기를 구비하며, 센스 증폭기를 제어하기 위한 마스터 제어 신호 PLZ 는 외부에 공급된다. 제어 신호 PLZ 는 신호 PLZ 이 공급되는 입력 단자와 작동 신호 LEAX 가 출력되는 출력 단자 사이에 삽입된 변환기의 수로 결정되는 지연 이후에 작동 신호 LEAX 의 전이를 일으킨다. 더우기, 신호 PLZ 의 전이로 인해 래치 인에이블 신호 LEZ 의 전이를 수반하는 구동기 신호 NSA 의 레벨을 로우 레벨 상태로 강요하기 위한 작동 신호 LEAX 의 전이후에 프리래치 인에이블 신호 PLEZ 가 전이된다. 래치 인에이블 신호 LEZ 는 제 15 도에 도시된 신호 LEZ 에 대해 입력 단자에 다시 전송되고 신호 LEZ 는 로우 레벨 상태에서 구동 신호 NSA 의 래칭을 야기시킨다.
제 17 도 및 제 18 도는 제 14 도의 제어 회로(170)의 구성예를 도시한 것인데, 이 제어 회로(170)는 마스터 제어 신호 LEZ 에 응답하여 프리래치 인에이블 신호 PLEX 및 래치 인에이블 신호 LEX 뿐 아니라 작동 신호 LEAZ를 발생시킨다. 회로(66)와 마찬가지로, 제어 신호 LEZ 로 인해 구동 신호 PSA 가 하이 레벨 상태로 되도록 프리래치 인에이블 신호 PLEX 및 래치 인에이블 신호 LEX를 수반하는 구동기의 작동을 야기시키기 위한 작동 신호 LEAZ 의 전이가 발생한다. 제 15 도 내지 제 18 도의 구성예는 동상 DRAM 에 사용된다. 제 19 도는 블록 선택 회로(162 또는 167)의 구성을 도시한 것이다. 회로(162,167)는 동일 구성을 가지며 회로(162)와 관련한 설명이 이하에 기술된다.
제 19 도를 참조하면, 회로(162)는 신호 ra11, ra11, ···ra9및 /ra9의 특정 논리 조합을 선택하기 위한 접지선 APGCX 및 전원 전압원 Vcc 간에 AND 게이트를 형성하도록 직렬로 연결된 n-MOS 트랜지스터(75a-75c)를 구비하고, 상기 AND 게이트에는 인에이블 신호 APE 에 응답하여 턴온되는 p-MOS 트랜지스터(75d)를 통해 노드(74)의 프리차지 전압이 공급된다. 접지선 APGCX 는 도시되지 않은 접지 제어 회로를 통해 접지에 연결된다. 그런다음, 노드(74)에서 얻어진 전압이 변환기를 거쳐 블록 선택 신호 BKSKN로서의 전압을 출력하는 출력 단자에 공급된다.
제 20 도는 89X로 표기된 구동기의 구성예와 함께 게이트 회로(1680-16877)를 집합적으로 표기하는 게이트 회로(168X)의 구성예를 도시한 것이다. 여기서 구동기 (89X)는 제 9 도의 구동기에 대응한다.
제 20 도를 참조하면, 게이트 회로(168X)는 블록 선택 신호 BKSKN에 응답하여 제어 신호 LEAX, LEZ 및 PLEZ를 각각 전송하기 위한 스위치(176-178)를 구비하는데, 신호 BKSKN는 변환기(179)에 의해 수신되고, 스위치(176-178)의 제 2 제어 단자뿐아니라 변환기(180)를 통하는 스위치(176-178)의 제 1 제어 단자에 공급된다.
각 스위치(176-178)는 서로 평행하게 연결된 p-MOS 트랜지스터 및 n-MOS 트랜지스터를 구비하는데, 상기 제 1 단자는 p-MOS 트랜지스터의 게이트에 의해 주어지는 반면, 제 2 단자는 n-MS 트랜지스터의 게이트에 의해 주어진다. 따라서, 스위치(176,178)는 각각 블록 선택 신호 BKSKN에 응답하여 신호 LEAX, LEX 및 PLEZ을 통과시킨다. 신호 LEAX 는 스위치 회로(176)를 통과한 다음 트렁크 NSA 의 레벨이 프리차지 전압 VPR 의 레벨로 되도록 한다. 반면에, 신호 LEZ 및 PLEZ 는 선택 신호 BKSIN에 응답하여 각 스위치 회로(177,178)을 통과할 때 트렁크 NSA 의 레벨이 로우 레벨 상태로 되게 한다.
제 21 도는 스위치(176-178)의 대체 구성예를 도시한 것인데, 제 21 도의 스위치는 직렬로 연결된 p-MOS 트랜지스터 및 n-MOS 트랜지스터를 구비하는 디지털 스위치 회로(181)를 포함한다. LEAX, LEZ 또는 PLUEZ 등이 제어 신호는 직렬로 연결된 p-MPOS 트랜지스터 및 n-MOS 트랜지스터에 의해 형성된 회로(181)의 변환기 부부에 공급되고, 제 20 도의 변환기 회로(180)의 출력은 전원 전압 Vcc를 공급하기 위해 상기 변환기에 접속된 p-MOS 트랜지스터의 게이트에 공급된다. 더우기, 변환기 회로(179)의 출력은 변환기를 접지면에 접속하기 위해 상기 변환기에 대해 직렬로 접속된 n-MOS 트랜지스터의 게이트에 공급된다. 따라서, 변환기의 출력은 제 21 도에 표기된 바와 같이 변환기(182)를 통해 구동기(89X)에 공급된다.
제 22 도는 90X로 표기된 구동기의 구성예와 함께 게이트 회로(172O-17277)를 집합적으로 표기한 게이트 회로(172X)의 구성예를 도시한 것이다. 구동기(90X)는 제 10 도의 구동기에 대응한다.
게이트 회로(172X)에서 제어 신호 PLEX, LEX 및 LEAZ 의 공급은 스위치(176-178)와 유사한 구성을 갖는 스위치(183-185)에 의해 제어된다. 따라서, 블록 선택 신호 BKSKP공급시, 제어 신호 PLEX, LEX 및 LEAZ 는 구동기 (90X)로 전송되고, 구동 신호 PLSA 의 레벨은 신호 LEAZ 에 응답하여 프리차지 전압 레벨로, 제어 신호 PLEX 및 LEX 에 응답하여 전압 레벨 Vcc 로 강요된다. 따라서, 바람직한 트렁크 작동이 달성된다. 스위치(183-185)의 구성은 스위치(176-178)의 구성과 실제로 동일하다. 추가 설명은 생략하기로 한다.
제 23 도는 제 22 도의 스위치(183-185)의 변형예를 도시한 것이고 제 21 도의 회로에 대응한다. 따라서, 제 23 도의 회로는 디지털 스위치 회로(188) 및 제 21 도의 회로와 유사한 변환기(189)를 구비한다. 제 23 의 변형예에 있어서, 블록 선택 신호 BKSKP는 제 22 도의 변환기를 통해 스위치 회로(188)의 일부를 형성하는 p-MOS 트랜지스터에 공급되는데, 전원 전압 Vcc 는 p-MOS 트랜지스터가 턴온될 때 회로(188)에 형성된 변환기에 공급된다. 또한, 블록 선택 신호 BKSKP는 제 22 도의 상기 변환기(186)에서 역시 제 22 도에 도시된 또다른 변환기(187)에 공급되고, 변환기(187)의 출력은 디지털 스위치 회로(188)의 상기 변환기와 접지 사이에 접속된 n-MOS 트랜지스터를 턴온시킨다. 따라서, 회로(188)의 변환기 입력에 공급된 LEAZ, LEX 또는 PLEX 등의 제어 신호가 변환기(189)를 통과한 후 구동기(90X)에 전송된다.
제 24 도 및 제 25 도는 구동 회로(89,90)의 또다른 실시예를 도시한 것으로서, 제 24 도의 구동 회로(89)는 전원 전압 단자(93)와 전압 레벨 Vss로 세팅된 접지간에 직렬로 연결된 두 개의 n-트랜지스터를 구비하는데 이 트랜지스터(94)는 제어 신호 R 에 응답하여 턴온되는 반면, 트랜지스터(95)는 제어 신호 1 에 응답하여 턴온된다. 트랜지스터(94)의 턴온에 응답하여 구동 신호 NSA 는 프리차지 레벨 VPR 로 되는 반면, 트랜지스터(95)가 턴온될 때 구동 신호 NSA 는 접지 레벨로 된다.
이와 마찬가지로, 구동 회로(90)는 전압 레벨 Vcc로 세팅된 전원 전압 단자(96)와 프리차지 전압 레벨(VPR)사이에서 직렬로 연결된 두 개의 p-MOS 트랜지스터(97,98)를 구비하는데, 트랜지스터(98)는 제어 신호(ψ)에 응답하여 턴온되고 구동 신호 PSA 의 레벨을 이에 응답하는 전압 Vcc 으로 되는 반면, 트랜지스터(97)는 제어 신호 /R 에 응답하여 턴온되고 신호 PSA를 레벨 VPR 이 되게 한다.
제 13 도 및 제 14 도의 구성에 대응하는 본 발명에 있어서, 제 15 도 내지 제 18 도에 도시된 바와같은 대형 구조를 갖는 제어 회로(166 또는 170) 메모리 셀 어레이의 각 측의 하나에 제공된다. 구동기의 선택을 달성하기 위해 구동기(89,90)에 대응하여 다수의 게이트 회로(168 또는 172)를 제공해야 하는 한편, 각 게이트 회로는 제 20 도 또는 제 22 도에 도시된 바와같은 비교적 단순한 회로 구성을 갖는다. 따라서, 제 13 도 및 제 14 도의 실시예는 회로 또는 컨덕터 패턴이 차지하는 칩상의 영역을 최소화 하는데 특히 유리하다.
제 24 도 및 제 25 도의 구동기가 제 13 도 및 제 14 도의 실시예에 사용될 때 구동기를 제어하기 위해서는 단지 두가지 제어 신호만이 필요하고, 버스(169a 또는 173a)를 형성하는 컨덕터 패턴이 차지하는 영역은 감소한다.
제 13 도 및 제 14 도의 예에 있어서, 단지 11 개의 컨덕터 스트립(3개는 제어 신호 LEAX, LEZ 및 PLEZ 또는 LEAZ, LEX 및 PLEX) 및, 제 7 도에 도시된 칩상에 수직으로 정열된 메모리 셀 어레이(69-72)의 각측에 있는 버스(169 또는 173)에 대해 구동기(89O0-89O7,90O0-90O7, ···)를 선택하기 위한 8개의 스트립만이 필요하다. 따라서, 버스(169,173)에 대해 메모리 셀 어레이(69-72)의 양측에 22개의 선이 필요하게 된다. 메모리 셀 어레이(73-76)가 고려될 때에도 필요한 컨덕터의 수는 단지 44 가 된다. 상기 개수의 컨덕터 스트립은 제 11 도 및 제 12 도의 실시예에서 필요한 컨덕터 스트립보다 상당히 작다. 제 11 도 및 제 12 도의 실시예에 있어서, 메모리 셀 어레이(69-72, 73-76)중에서 총 96 개의 스트립이 필요한데, 48 개의 스트립(48 = 3×8×2)은 메모리 셀 어레이(69-72)용이고, 나머지 48 개의 스트립은 메모리 셀 어레이(73-76)용이다.
따라서, 제 13 도 및 제 14 도와 관련하여 기술한 본 실시예는 제 11 도 및 제 12 도 보다 상당히 개선된 것이다. 본 발명은 256 메가 비트의 기억용량을 갖는 것과 같이 64 메가 비트의 기억용량을 초과하는 DRAM 에 특히 유용하다. 그러나, 본 발명의 구성예는 결코 DRAM 에 국한되지 않고 정보 내용을 검출하기 위한 센스 증폭기를 사용하는 SRAM 또는 플래시 메모리등의 소정의 반도체 메모리 장치에 적용될 수 있다.
또한, 본 발명은 전술한 실시예에 국한되지 않고 본 발명의 사상 및 범위를 일탈하지 않고 여러 가지 수정 및 변형이 이루어질 수도 있다.

Claims (13)

  1. 반도체 칩(64)상에 제공되고, 정보를 저장하기 위해 각각 로우 및 컬럼으로 정열되는 다수의 메모리(32O0-32(2n)m)을 구비하고 컬럼 방향(Y)으로 각각 연장하는 제 1 및 제 2 상호 대향 엣지를 갖는 경계에 의해 한정되는 메모리 셀 어레이(42,69-76)와; 상기 메모리 셀 어레이상에 제공되고 상기 컬럼 방향으로 정열된 다수의 센스 증폭기(35O-35m)을 각각 구비하는 다수의 센스 증폭기 컬럼(24O0-24F)과; 상기 다수의 센스 증폭기 컬럼에 대응하여 상기 메모리 셀 어레이 상에 제공되고, 상기 컬럼 방향으로 연장하는 제 1 및 제 2 구동선을 각각 갖고, 대응 센스 증폭기 컬럼에 포함된 다수의 센스 증폭기에 전력을 각각 공급하는 다수의 구동선쌍(44,45 ; 87,88)과; 제 1 구동 전류(NSA)를 발생시키기 위해 상기 메모리 셀 어레이 외부 위치(47)에 있는 상기 반도체 칩상에 제공되는 제 1 구동 회로(45,56, 89O0-8977)와; 제 2 구동 전류(PSA)를 발생시키기 위해 상기 메모리 셀 어레이 외부 위치(48)에 있는 상기 반도체 칩상에 제공되는 제 2 구동 회로(49,57 90O0-9077)와; 상기 제 1 구동 전류를 전송하기 위해 상기 제 1 구동 회로로부터 연장하고, 상기 제 1 엣지로부터 다수의 센스 증폭기 컬럼을 가로질러 상기 제 2 엣지를 향해 상기 메모리 셀 어레이상의 로우 방향(X)으로 연장하며, 제 1 트렁크 패턴이 교차한 상기 다수의 센스 증폭기에 대응하는 상기 다수의 구동선쌍 중 제 1 구동선에 연결되는 제 1 트렁크 패턴(50,58, 9100O-9177)과; 상기 제 2 구동전류를 전송하기 위해 상기 제 2 구동회로로부터 연장하고, 상기 제 2 엣지로부터 다수의 센스 증폭기 컬럼을 가로질러 상기 제 1 엣지를 향해 상기 메모리 셀 어레이상의 로우 방향(X)으로 연장하며, 제 2 트렁크 패턴이 교차한 상기 다수의 센스 증폭기에 대응하는 상기 다수의 구동선 쌍 중 제 2 구동선에 연결되는 제 2 트렁크 패턴(51,59; 92O0-9277)을 포함하는 반도체 메모리 장치에 있어서, 상기 제 1 트렁크 패턴은 상기 메모리 셀 어레이의 상기 제 1 엣지에서부터 상기 제 2 엣지를 향해 감소하는 폭(W1, W2)을 갖는데, 상기 제 1 트렁크는 상기 제 1 엣지의 제 1 폭(W1) 및 상기 제 1 트렁크의 자유 단부의 보다 작은 제 2 폭(W2)을 가지며, 상기 제 2 트렁크 패턴은 상기 메모리 셀 어레이의 제 2 단부에서부터 상기 제 1 엣지를 향해 감소하는 폭(W1,W2)을 갖는데, 상기 제 2 트렁크는 상기 제 2 엣지의 상기 제 1 폭과 실제로 동일한 폭 및, 상기 제 2 트렁크 패턴의 자유 단부의 상기 제 2 폭과 실제로 동일한 보다 작은 폭을 가지며, 상기 제 1 및 제 2 트렁크 패턴은 상기 제 1 엣지에서부터 상기 제 1 폭(W1)과 실제로 동일한 일정폭을 갖는 상기 메모리 셀 어레이의 상기 제 2 엣지까지 연장하는 가정한 스트립 형상 영역에 대응하여 상기 메모리 셀 어레이위로 연장하도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 트렁크 패턴(50(i+1)/2, 58(i+1)/2)의 상기 폭은 제 1 구동선(44i+1)에 접속시 서서히 감소하고, 상기 제 2 트렁크 패턴(51(i+1)/2)의 상기 폭은 제 2 구동선(45i+1)에 접속시 서서히 감소하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 트렁크 패턴(50(i+1)/2, 58(i+1)/2)은 두 개의 제 1 구동선(44i, 44i+1)에 접속되고, 상기 제 2 트렁크 패턴(51(i+1)/2, 59(i+1)/2)은 두 개의 제 2 구동선(45i, 45i+1)에 접속되고, 상기 제 1 트렁크 패턴의 상기 폭은 상기 메모리 셀 어레이의 상기 제 1 엣지에 근접하게 위치한 상기 제 1 구동선(44i) 중 하나에 상기 제 1 트렁크 패턴을 접속할 시 제 1 폭(W1)에서부터 제 2 의 보다 작은 폭(W2)까지 감소하고, 상기 제 2 트렁크 패턴의 상기 폭은 상기 메모리 셀 어레이의 상기 제 2 단부에 근접하여 위치한 제 2 구동선(45i+1)중 하나에 상기 제 2 트렁크 패턴을 접속시 상기 제 1 폭(W1)과 실제로 동일한 제 3 폭(W1)에서부터 상기 제 2 폭(W2)과 실제로 동일한 제 4 폭(W2)까지 서서히 감소하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 트렁크 패턴(50(i+1)/2, 58(i+1)/2)은 상기 메모리 셀 어레이의 상기 제 1 엣지에 근접하게 위치함과 아울러 상기 제 1 트렁크 패턴이 접속되는 상기 제 1 구동선(44i)넘어 상기 메모리 셀 어레이의 상기 제 1 엣지를 향해 연장하는 제 1 말단 단부를 형성하는데, 상기 제 1 말단 단부는 상기 메모리 셀 어레이의 상기 제 2 엣지에 근접하게 위치한 상기 두 개의 제 1 구동선(44i+1)중 다른 구동선에 접속되고, 상기 제 1 트렁크 패턴(51(i+1)/2, 59(i+1)/2)은 상기 메모리 셀 어레이의 상기 제 2 엣지에 근접하게 위치함과 아울러 상기 제 2 트렁크 패턴이 접속되는 상기 제 2 구동선 넘어 상기 메모리 셀 어레이의 상기 제 1 엣지를 향해 연장하는 제 2 말단 단부를 형성하는데, 상기 제 2 말단 단부는 상기 메모리 셀 어레이의 상기 제 1 엣지에 근접하게 위치한 상기 제 2 구동선(45i)중 다른 구동선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 칩(64)상에 제공되고, 정보를 저장하기 위해 각각 로우 및 행으로 정열되는 다수의 메모리(32O0-32(2n)m)을 구비하고 컬럼 방향(Y)으로 각각 연장하는 제 1 및 제 2 상호 대향 엣지를 갖는 경계에 의해 한정되는 메모리 셀 어레이(42)와; 상기 메모리 셀 어레이상에 제공되고 상기 컬럼 방향으로 정열된 다수의 센스 증폭기(35O-35m)을 각각 구비하는 다수의 센스 증폭기 칼럼(24O0-24F)과; 상기 다수의 센스 증폭기 컬럼에 대응하여 상기 메모리 셀 어레이 상에 제공되고, 상기 컬럼 방향으로 연장하는 제 1 및 제 2 구동선을 각각 갖고, 대응 센스 증폭기 컬럼에 포함된 다수의 센스 증폭기에 전력을 각각 공급하는 다수의 구동선 쌍(44,45)과;
    제 1 구동 전류(NSA)를 발생시키기 위해 상기 메모리 셀 어레이 외부 위치(47)에 있는 상기 반도체 칩상에 제공되는 다수의 제 1 구동 회로(45(i+1)/2, 56(i+1)/2)와; 제 2 구동 전류(PSA)를 발생시키기 위해 상기 메모리 셀 어레이 외부 위치(48)에 있는 상기 반도체 칩상에 제공되는 다수의 제 2 구동 회로(49(i+1)/2, 57(i+1)/2)와; 상기 제 1 구동 전류를 전송하기 위해 상기 제 1 구동 회로로부터 연장하고, 상기 제 1 엣지로부터 다수의 센스 증폭기 컬럼을 가로질러 상기 제 2 엣지를 향해 상기 메모리 셀 어레이상의 로우 방향(X)으로 연장하며, 제 1 트렁크 패턴이 교차한 상기 다수의 센스 증폭기에 대응하는 상기 다수의 구동선쌍중 제 1 구동선에 연결되고 상기 다수의 제 1 구동 회로에 대응하여 제공되는 제 1 트렁크 패턴(50(i+1)/2, 58(i+1)/2)과; 상기 제 2 구동전류를 전송하기 위해 대응하는 제 2 구동회로로부터 각각 연장하고, 상기 제 2 엣지로부터 다수의 센스 증폭기 컬럼을 가로질러 상기 제 1 엣지를 향해 상기 메모리 셀 어레이상의 로우 방향으로 연장하며, 제 2 트렁크 패턴이 교차한 상기 다수의 센스 증폭기에 대응하는 상기 다수의 구동선 쌍 중 제 2 구동선에 연결되고 상기 다수의 제 2 구동 회로 및 상기 다수의 제 1 트렁크 패턴에 대응하여 제공되는 제 2 트렁크 패턴(51(i+1)/2, 59(i+1)/2)을 포함하는 반도체 메모리 장치에 있어서, 상기 각각의 제 1 트렁크 패턴(50(i+1)/2, 58(i+1)/2)은 상기 메모리 셀 어레이의 상기 제 1 엣지에서부터 상기 제 2 엣지를 향해 감소하는 폭을 갖는데, 상기 제 1 트렁크는 상기 제 1 엣지의 제 1 폭(W1) 및 상기 제 1 트렁크의 자유 단부의 보다 작은 제 2 폭(W2)을 가지며, 상기 각각의 제 2 트렁크 패턴(51(i+1)/2, 57(i+1)/2)은 상기 메모리 셀 어레이의 제 2 단부에서부터 상기 제 1 엣지를 향해 감소하는 폭을 갖는데, 상기 제 2 트렁크는 상기 제 2 엣지의 상기 제 1 폭과 실제로 동일한 폭(W1) 및, 상기 제 2 트렁크 패턴의 자유 단부의 상기 제 2 폭과 실제로 동일한 보다 작은 폭(W2)을 가지며, 상기 상호 대응하는 제 1 및 제 2 트렁크 패턴은 상기 제 1 엣지에서부터 상기 제 1 폭(W1)과 실제로 동일한 일정폭을 갖는 상기 메모리 셀 어레이의 상기 제 2 엣지까지 연장하는 가정한 스트립 형상 영역에 대응하여 상기 메모리 셀 어레이 위로 연장하도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 다수의 제 1 트렁크(50(i+1)/2, 58(i+1)/2)는 단일의 제 1 구동선(44i, 44i+1)에 접속되고, 상기 다수의 제 2 트렁크(51(i+1)/2, 59(i+1)/2)는 단일의 제 2 구동선(45i, 45i+1)에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 메모리 셀 어레이를 형성하고 정보를 저장하기 위한 다수의 메모리 셀 및 상기 메모리 셀에 저장된 정보의 내용을 검출하기 위한 센스 증폭기를 각각 구비하는 다수의 메모리 셀 영역(86O00-8673F)과; 상기 다수의 메모리 셀 영역에 대응하여 제공되고 대응하는 메모리 셀 영역에 포함된 센스 증폭기를 작동시 키기 위한 제어 신호(LEAX, LEX, PLEZ; LEAZ, LEZ, PLEX)이 각각 공급되는 다수의 구동회로(89O0-8977; 90O0-9077)을 포함하는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 상기 다수의 구동 회로에 대응하여 제공되고 대응하는 구동 회로에 대한 상기 제어 신호의 통과를 제어하기 위해 상기 제어 신호가 각각 공급되는 다수의 게이트 회로(168O0-16877)와; 상기 제어 신호를 발생시키고, 상기 다수의 구동 회로에 상기 제어 신호를 공통으로 공급하기 위한 제어 회로 수단(166,170)과; 선택된 게이트 회로로 인해 상기 제어 신호가 대응 구동 회로를 통과하도록 상기 선택된 게이트 회로로서 상기 게이트 회로 중 하나를 선택하기 위해 상기 다수의 각 게이트 회로에 접속되는 선택 회로 수단 (167O-1677; 171O-1717)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 반도체 메모리 장치는 상기 제어 신호(LEAX, LEZ, PLEZ ; LEAZ, LEX, PLEX)를 전송하기 위한 단일 배선 구조(169,173)를 구비하는데, 상기 배선 구조는 상기 다수의 구동 회로에 상기 제어 신호를 공통으로 공급하기 위해 상기 다수의 각 구동 회로(89O0-8977; 90O0-9077)에 접속되는 분기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 제어 신호는 다수의 제어 신호 성분(LEAX, LEZ, PLEZ, LEX, PLEX)를 구비하고 상기 신호 배선 구조는 상기 제어 신호 성분을 전송하기 위한 다수의 컨덕터 스트립(169a,173a)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 반도체 메모리 장치는 상기 게이트 회로(168O-16877; 172O-17277)를 선택하기 위한 선택 신호(BKSON-BKS7N; BKSOP-BKS|7P)를 전송하는 상기 다수의 게이트 회로중 하나에 각각 접속되는 다수의 컨덕터 스트립(169,173)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 선택 회로는 상기 반도체 메모리 장치에 공급된 어드레스 데이타(ra11, /ra11, ra10, /ra10, ra9, /ra9)에 응답하여 상기 선택 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서, 상기 다수의 구동 회로는 제 1 구동 신호(NSA)를 발생시키기 위해 제 1 제어 신호(LEAX, LEZ, PLEZ)가 공급된 제 1 그룹 구동 회로(89O0-8977) 및, 상기 제 2 구동 신호(PSA)를 발생시키기 위해 제 2 제어 신호(LEAZ, LEX, PLEX)가 공급된 제 2 그룹 구동 회로(90O0-9077)를 구비하는데, 상기 제 1 및 제 2 구동 신호로 인해 상기 대응하는 반도체 메모리 영역에 포함된 센스 증폭기가 함께 작동하고. 상기 다수의 게이트 회로는 상기 제 1 그룹 구동 회로에 대응하여 제공되고 대응하는 제 2 그룹 구동 회로에 대한 상기 제 1 제어 신호의 통과를 각각 제어하는 다수의 제 1 그룹 게이트 회로(168O-16877) 및, 상기 제 2 그룹 구동 회로에 대응하여 제공되고 대응하는 제 2 그룹 구동 회로에 대한 상기 제 2 제어 신호의 통과를 각각 제어하는 제 2 그룹 게이트 회로(172O-17277)를 구비하고, 상기 제어 회로 수단은 상기 제 1 제어 신호를 발생시키고 상기 다수의 제 1 그룹 회로에 공통으로 상기 제 1 제어 신호를 공급하기 위한 제 1 제어 회로(166) 및, 상기 제 2 제어 신호를 발생시키고 상기 다수의 제 2 그룹 회로에 공통으로 상기 제 2 제어 신호를 공급하기 위한 제 2 제어 회로(170)를 구비하고, 상기 선택 회로 수단은 상기 제 1 그룹 게이트 회로 중 하나를 선택하기 위해 상기 각각의 제 1 그룹 게이트 회로에 접속된 제 1 선택 회로(167O-1677) 및, 상기 제 2 그룹 게이트 회로 중 하나를 선택하기 위해 상기 각각의 제 2 그룹 회로에 접속된 제 2 선택 회로(171O-1717)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 로우 및 컬럼으로 정열된 다수의 메모리 셀(32O0-32(2n)m)를 구비하는 메모리 셀 어레이(42, 69-76)와; 상기 다수의 센스 증폭기 컬럼에 대응하여 상기 메모리 셀 어레이상에 제공되고, 상기 컬럼 방향으로 연장하는 제 1 및 제 2 구동선을 각각 구비하는 다수의 구동선쌍(44,45 ; 87,88)과; 제 1 구동 전류(NSA)를 발생시키기 위해 상기 메모리 셀 어레이의 일측(47)에 제공된 제 1 구동회로(46,56,89O0-8977)와; 상기 제 2 구동 전류(PSA)를 발생시키기 위해 상기 메모리 셀 어레이의 또다른 측(48)에 제공된 제 2 구동 회로(49,57 ; 90O0-9077) 와; 상기 일측에서부터 상기 타측을 향해 상기 메모리 셀 어레이상에서 로우 방향(X)으로 상기 제 1 구동 회로로부터 연장하고 상기 구동선에 접속되는 제 1 트렁크 패턴(50,58 ; 91O0-9177)과; 상기 타측에서부터 상기 일측을 향해 상기 메모리 셀 어레이상에서 로우 방향으로 상기 제 2 구동 회로로부터 연장하고 제 2 구동선에 접속되는 제 2 트렁크 패턴(51, 59 ; 92O0-9277)을 구비하는 반도체 메모리 장치에 있어서, 상기 제 1 및 제 2 트렁크 패턴은 상기 제 1 엣지로부터 상기 메모리 셀 어레이의 상기 제 2 엣지까지 연장하는 가정한 스트립 형상 영역에 대응하여 상기 메모리 셀 어레이상으로 연장하도록 배치되고, 상기 제 1 트렁크 패턴은 서로 인접하게 위치한 두개의 구동선 쌍에 포함된 각각의 제 1 구동선에 접속되고, 상기 제 2 트렁크 패턴은 서로 인접하게 위치한 두 개의 구동선 쌍에 포함된 각각의 제 2 구동선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019940005073A 1993-03-18 1994-03-15 센스 증폭기의 구동을 제어하는 반도체 메모리 장치 KR0135719B1 (ko)

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