JPH0223592A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0223592A JPH0223592A JP63174014A JP17401488A JPH0223592A JP H0223592 A JPH0223592 A JP H0223592A JP 63174014 A JP63174014 A JP 63174014A JP 17401488 A JP17401488 A JP 17401488A JP H0223592 A JPH0223592 A JP H0223592A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- data line
- semiconductor device
- bit
- pair
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003321 amplification Effects 0.000 claims 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims 3
- 230000002950 deficient Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置(こ関し、特に、不良ビットライ
ンからのノイズ干渉の低減に関するものである。
ンからのノイズ干渉の低減に関するものである。
第3図は、従来のビットラインのヒユーズの場所を示し
た半導体装置の回路図であり、(1) 、 <2)は回
路から、BIT 、 BIT線を切り離すヒユーズ、(
3)はイコライズ信号EQによって動作するトランジス
タ、(4)はBIT 、 BITのレベルを増幅する電
位差動増幅回路(以下、センスアンプという)を示す、
(5)はBIT 、 BIT線を選択する選択回路(以
下、コラムデコーダという)を示す。
た半導体装置の回路図であり、(1) 、 <2)は回
路から、BIT 、 BIT線を切り離すヒユーズ、(
3)はイコライズ信号EQによって動作するトランジス
タ、(4)はBIT 、 BITのレベルを増幅する電
位差動増幅回路(以下、センスアンプという)を示す、
(5)はBIT 、 BIT線を選択する選択回路(以
下、コラムデコーダという)を示す。
LTで救済した不良ビットラインは、ヒユーズ(1)
9 (2)をレーザによってカットして、回路とは切り
放す。ただし、VBLやセンスアンプ(4)とは、BI
T、 BIT線共につながっている@〔発明が解決しよ
うとする課題〕 従来の回路は以上のように構成されているため、回路よ
り切り離した不良ビットラインにリークが発生している
と、正常に動作している隣のビットラインに悪影響を及
すという問題点があった。
9 (2)をレーザによってカットして、回路とは切り
放す。ただし、VBLやセンスアンプ(4)とは、BI
T、 BIT線共につながっている@〔発明が解決しよ
うとする課題〕 従来の回路は以上のように構成されているため、回路よ
り切り離した不良ビットラインにリークが発生している
と、正常に動作している隣のビットラインに悪影響を及
すという問題点があった。
この発明は上記のような問題点を解決するためにtされ
たもので、不良ビットラインによる干渉を低減する半導
体装置を得ることを目的とする。
たもので、不良ビットラインによる干渉を低減する半導
体装置を得ることを目的とする。
この発明に係る半導体装置は、ヒユーズによりビットラ
インを電気的にフローティングにするようにしたもので
ある。
インを電気的にフローティングにするようにしたもので
ある。
この発明においては、不良ビットラインを電気的にフロ
ーティングにして回路より切り離すことにより、隣のビ
ットラインへの干渉を減らすことができる。
ーティングにして回路より切り離すことにより、隣のビ
ットラインへの干渉を減らすことができる。
第1図は、この発明に係る半導体装置の一実施例を示す
ビットラインの回路図、第2図はこの発明の他の実施例
によるビットラインの回路図である。図において(1)
〜(6)は第3図の従来例(こ示したものと同等である
ので説明を省略する。(7) # (8) 。
ビットラインの回路図、第2図はこの発明の他の実施例
によるビットラインの回路図である。図において(1)
〜(6)は第3図の従来例(こ示したものと同等である
ので説明を省略する。(7) # (8) 。
(9)は電気的フローティングにするためのヒユーズで
ある。
ある。
次に動作について説明する。
上記のように構成された半導体装置においては、不良ビ
ットラインを切り離す場合ヒユーズ(7) 9 (8)
をレーザーでカットすることにより、vBLとセンスア
ンプ(4)から完全に不良ビットラインが切り離される
ため、不良のビットラインがリークをしていてモ、VB
Lのレベルへの影響やセンスアンプ(4)の動作時の影
響を受けなくなるため、不良ビットラインのレベルは変
動しなくなり安定するので、隣の正常動作をしているビ
ットラインへの容量結合による干渉を押えることができ
る。
ットラインを切り離す場合ヒユーズ(7) 9 (8)
をレーザーでカットすることにより、vBLとセンスア
ンプ(4)から完全に不良ビットラインが切り離される
ため、不良のビットラインがリークをしていてモ、VB
Lのレベルへの影響やセンスアンプ(4)の動作時の影
響を受けなくなるため、不良ビットラインのレベルは変
動しなくなり安定するので、隣の正常動作をしているビ
ットラインへの容量結合による干渉を押えることができ
る。
なお、上記実施例ではセンスアップとビットラインを切
り離すために第1図に示すヒユーズ(8)を設けたが第
2図のようにヒユーズ(9)を設けても同種の効果が得
られる。
り離すために第1図に示すヒユーズ(8)を設けたが第
2図のようにヒユーズ(9)を設けても同種の効果が得
られる。
この発明によれば不良ビットラインを、ヒユーズ等によ
りVBLやセンスアップと切bmすことにより正常なビ
ットラインへの干渉を押えられる半導体装置を得られる
という効果がある。
りVBLやセンスアップと切bmすことにより正常なビ
ットラインへの干渉を押えられる半導体装置を得られる
という効果がある。
第1図はこの発明に係る半導体装置の一実施例によるビ
ットラインの回路図、第2図はこの発明の他の実施例に
よるビットラインの回路図、第3図は従来のビットライ
ンの回路図である。 図において(2) j (7)〜(9)はヒユーズ、(
3) j (6)はトランジスタ、(4)はセンスアッ
プ、(6)はコラムデコーダである。 なお、図中、同一符号は同一、又は相当部分を示す。
ットラインの回路図、第2図はこの発明の他の実施例に
よるビットラインの回路図、第3図は従来のビットライ
ンの回路図である。 図において(2) j (7)〜(9)はヒユーズ、(
3) j (6)はトランジスタ、(4)はセンスアッ
プ、(6)はコラムデコーダである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 メモリーセルに接続するデーター線対とN型MOSト
ランジスタ、又はP型MOSトランジスタ、あるいは両
方を用いて構成される電位差動増巾回路と複数のデータ
線、■ペアより1つを選 択するようMOSトランジスタにより構成された選択回
路を有し、データ線対をプリチャージする電圧(以下、
V_B_Lという)を発生する手段を有し、MOSトラ
ンジスタを用いてデータ線対を電気的に同電位に至らし
める手段を有し、選択回路とデータ線対をMOSトラン
ジスタを用いて接続する手段を有した半導体装置におい
て、V_B_Lをソースとし、■をドレインとし、かつ
イコライズ 時間をコントロールする入力を持つMOSトランジスタ
AとV_B_Lをソースとしデータ線をドレインとし、
かつイコライズ時間をコントロールする入力を持つMO
SトランジスタBのV_B_Lを供給する配線に電気的
フローティングにできるように接続を切り離すことので
きる素子を有し、またデータ線、データ線上と接続され
MOSトランジスタA、Bとは反対側に配置される電位
差動増幅回路間に電気的フローティングにできるように
接続を切り離すことの出来る素子を有し、データ線対と
電位差動増幅回路間に電気的フローティングにできるよ
うに接続を切り離すことのできる素子を有することを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174014A JPH0223592A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174014A JPH0223592A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0223592A true JPH0223592A (ja) | 1990-01-25 |
Family
ID=15971131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63174014A Pending JPH0223592A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0223592A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPH0432100A (ja) * | 1990-05-29 | 1992-02-04 | Sharp Corp | 半導体記憶装置 |
JPH04183000A (ja) * | 1990-11-16 | 1992-06-30 | Nec Kyushu Ltd | 半導体メモリ |
JPH056691A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
US5607157A (en) * | 1993-04-09 | 1997-03-04 | Sega Enterprises, Ltd. | Multi-connection device for use in game apparatus |
JPH11120787A (ja) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-07-12 JP JP63174014A patent/JPH0223592A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPH0432100A (ja) * | 1990-05-29 | 1992-02-04 | Sharp Corp | 半導体記憶装置 |
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JPH056691A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
US5607157A (en) * | 1993-04-09 | 1997-03-04 | Sega Enterprises, Ltd. | Multi-connection device for use in game apparatus |
JPH11120787A (ja) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 |
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