JPH0223592A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0223592A
JPH0223592A JP63174014A JP17401488A JPH0223592A JP H0223592 A JPH0223592 A JP H0223592A JP 63174014 A JP63174014 A JP 63174014A JP 17401488 A JP17401488 A JP 17401488A JP H0223592 A JPH0223592 A JP H0223592A
Authority
JP
Japan
Prior art keywords
bit line
data line
semiconductor device
bit
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63174014A
Other languages
English (en)
Inventor
Kiyoomi Oshikoshi
押越　清臣
Hideji Miyatake
秀司 宮武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH0223592A publication Critical patent/JPH0223592A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置（こ関し、特に、不良ビットライ
ンからのノイズ干渉の低減に関するものである。
〔従来の技術〕
第３図は、従来のビットラインのヒユーズの場所を示し
た半導体装置の回路図であり、（１）　、　＜２）は回
路から、ＢＩＴ　、　ＢＩＴ線を切り離すヒユーズ、（
３）はイコライズ信号ＥＱによって動作するトランジス
タ、（４）はＢＩＴ　、　ＢＩＴのレベルを増幅する電
位差動増幅回路（以下、センスアンプという）を示す、
（５）はＢＩＴ　、　ＢＩＴ線を選択する選択回路（以
下、コラムデコーダという）を示す。
ＬＴで救済した不良ビットラインは、ヒユーズ（１）　
９　（２）をレーザによってカットして、回路とは切り
放す。ただし、ＶＢＬやセンスアンプ（４）とは、ＢＩ
Ｔ、　ＢＩＴ線共につながっている＠〔発明が解決しよ
うとする課題〕 従来の回路は以上のように構成されているため、回路よ
り切り離した不良ビットラインにリークが発生している
と、正常に動作している隣のビットラインに悪影響を及
すという問題点があった。
この発明は上記のような問題点を解決するためにｔされ
たもので、不良ビットラインによる干渉を低減する半導
体装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、ヒユーズによりビットラ
インを電気的にフローティングにするようにしたもので
ある。
〔作用〕
この発明においては、不良ビットラインを電気的にフロ
ーティングにして回路より切り離すことにより、隣のビ
ットラインへの干渉を減らすことができる。
〔実施例〕
第１図は、この発明に係る半導体装置の一実施例を示す
ビットラインの回路図、第２図はこの発明の他の実施例
によるビットラインの回路図である。図において（１）
〜（６）は第３図の従来例（こ示したものと同等である
ので説明を省略する。（７）　＃　（８）　。
（９）は電気的フローティングにするためのヒユーズで
ある。
次に動作について説明する。
上記のように構成された半導体装置においては、不良ビ
ットラインを切り離す場合ヒユーズ（７）　９　（８）
をレーザーでカットすることにより、ｖＢＬとセンスア
ンプ（４）から完全に不良ビットラインが切り離される
ため、不良のビットラインがリークをしていてモ、ＶＢ
Ｌのレベルへの影響やセンスアンプ（４）の動作時の影
響を受けなくなるため、不良ビットラインのレベルは変
動しなくなり安定するので、隣の正常動作をしているビ
ットラインへの容量結合による干渉を押えることができ
る。
なお、上記実施例ではセンスアップとビットラインを切
り離すために第１図に示すヒユーズ（８）を設けたが第
２図のようにヒユーズ（９）を設けても同種の効果が得
られる。
〔発明の効果〕
この発明によれば不良ビットラインを、ヒユーズ等によ
りＶＢＬやセンスアップと切ｂｍすことにより正常なビ
ットラインへの干渉を押えられる半導体装置を得られる
という効果がある。
【図面の簡単な説明】
第１図はこの発明に係る半導体装置の一実施例によるビ
ットラインの回路図、第２図はこの発明の他の実施例に
よるビットラインの回路図、第３図は従来のビットライ
ンの回路図である。 図において（２）　ｊ　（７）〜（９）はヒユーズ、（
３）　ｊ　（６）はトランジスタ、（４）はセンスアッ
プ、（６）はコラムデコーダである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 　メモリーセルに接続するデーター線対とＮ型ＭＯＳト
    ランジスタ、又はＰ型ＭＯＳトランジスタ、あるいは両
    方を用いて構成される電位差動増巾回路と複数のデータ
    線、■ペアより１つを選 択するようＭＯＳトランジスタにより構成された選択回
    路を有し、データ線対をプリチャージする電圧（以下、
    Ｖ＿Ｂ＿Ｌという）を発生する手段を有し、ＭＯＳトラ
    ンジスタを用いてデータ線対を電気的に同電位に至らし
    める手段を有し、選択回路とデータ線対をＭＯＳトラン
    ジスタを用いて接続する手段を有した半導体装置におい
    て、Ｖ＿Ｂ＿Ｌをソースとし、■をドレインとし、かつ
    イコライズ 時間をコントロールする入力を持つＭＯＳトランジスタ
    ＡとＶ＿Ｂ＿Ｌをソースとしデータ線をドレインとし、
    かつイコライズ時間をコントロールする入力を持つＭＯ
    ＳトランジスタＢのＶ＿Ｂ＿Ｌを供給する配線に電気的
    フローティングにできるように接続を切り離すことので
    きる素子を有し、またデータ線、データ線上と接続され
    ＭＯＳトランジスタＡ、Ｂとは反対側に配置される電位
    差動増幅回路間に電気的フローティングにできるように
    接続を切り離すことの出来る素子を有し、データ線対と
    電位差動増幅回路間に電気的フローティングにできるよ
    うに接続を切り離すことのできる素子を有することを特
    徴とする半導体装置。
JP63174014A 1988-07-12 1988-07-12 半導体装置 Pending JPH0223592A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03245400A (ja) * 1990-02-21 1991-10-31 Mitsubishi Electric Corp 半導体メモリ装置
JPH0432100A (ja) * 1990-05-29 1992-02-04 Sharp Corp 半導体記憶装置
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JPH11120787A (ja) * 1997-05-07 1999-04-30 Lsi Logic Corp 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法

Citations (1)

* Cited by examiner, † Cited by third party
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JPS59178691A (ja) * 1983-03-29 1984-10-09 Fujitsu Ltd 半導体記憶装置

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