KR100282761B1 - I/o 클램프 회로를 구비한 반도체 메모리 장치 - Google Patents

I/o 클램프 회로를 구비한 반도체 메모리 장치 Download PDF

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Abstract

클램프 회로(40)에 의해 I/O 선쌍(21)의 전위가 Vcc2- Vth로 규정되고, n 채널 MOS 트랜지스터(51)와 p 채널 MOS 트랜지스터(52, 53)로 이루어진 전류 미러 회로와 정전류원(54)에 의해 클램프 전압이 발생하고, I/O 선쌍(21) 간에 직렬 접속된 p 채널 MOS 트랜지스터(55, 56)를 통하여 I/O 선쌍(21)이 클램핑된다.

Description

Ｉ/Ｏ 클램프 회로를 구비한 반도체 메모리 장치
본 발명은 I/O 클램프(clamp) 회로를 구비한 반도체 메모리 장치에 관한 것으로, 보다 특징적으로는 본 발명의 DRAM에 포함되어 있는 센스 앰프(sense amplifier)의 출력 신호를 프리 앰프(pre amplifier)에 인가하기 위한 I/O 선쌍의 풀-업(pull-up) 또는 풀-다운(pull-down)된 노드를 클램핑하는 I/O 클램프 회로를 구비한 반도체 메모리 장치에 관한 것이다.
도 8은 종래의 DRAM의 I/O선 클램프 회로의 전기 회로도이다. 도 8에 있어서, I/O 선쌍의 일단측에는 복수의 전송 게이트(20)를 통하여 복수의 센스 앰프(10)가 접속되어 있다. 전송 게이트(20)는 열 선택선 신호(column selection line signal)에 응답하여 턴온, 턴 오프된다. I/O 선쌍(21)의 다른 단은 프리 앰프(12)의 입력에 접속되어 있다. 프리 앰프(12)는 I/O 선쌍(21)이 비교적 길기 때문에 용량이 크고, 또한 센스 앰프(10)의 구동 능력이 작기 때문에 I/O 선쌍(21)에 접속된 신호를 증폭한다. 프리 앰프(12)는 아날로그 회로이고, 입력 바이어스를 적정히 설정할 필요가 있기 때문에, I/O 선쌍(21) 간에는 풀업 회로(30)가 접속된다. 풀업 회로(30)는 통상 2개의 MOS 트랜지스터를 직렬 접속하여 구성된다. 풀업 회로(30)는 "H" 레벨의 독출(read) 신호, 기입(write) 신호 또는 대기(standby) 신호가 NOR 게이트(31)에 입력되고, 이 NOR 게이트(31)의 출력에 의해 턴 오프된다.
또한, I/O 선쌍(21)에는 대기 시에 전원 전압의 부 펌프(negative pump)에 의해 I/O 선쌍(21)에 전하가 남지 않도록 클램프 회로(40)가 접속되어 있다. 클램프 회로(40)는 채널 길이(L)가 비교적 길어 공급 능력이 비정상적으로 작은 n 채널 MOS 트랜지스터(41)와, 비교적 공급 능력이 큰 p 채널 MOS 트랜지스터(42, 43)가 전원과 접지간에 직렬로 접속된 클램프 발생 회로와, I/O 선쌍(21) 간에 직렬 접속된 2개의 n 채널 MOS 트랜지스터(44, 45)를 포함한다. 또한, 클램프 발생 회로는 2개의 n 채널 MOS 트랜지스터가 직렬 접속되어 있으나, 클램프 전압에 따라 단수(段數)가 변경된다.
도 9의 (a) 내지 (d)는 도 8에 도시된 I/O 클램프 회로의 동작을 설명하기 위한 타이밍도이다. 다음으로, 도 9의 (a) 내지 (d)를 참조하면서, 도 8에 도시된 I/O 클램프 회로의 동작 구성에 대해 설명하기로 한다.
도 9의 (a)에 도시된 바와 같이, 대기 신호가 "H" 레벨인 기간, 즉 대기 상태에서는 예를 들어 시각(T1)에서 전원 전압이 Vcc1에서 Vcc2로 변화하고, 시각 T2에서 Vcc2에서 Vcc1으로 변화된 경우라고 가정하면, 클램프 회로(40)의 작동에 의해 I/O 선쌍(21)의 전위는 도 9의 (d)에 도시된 바와 같이 2Vthp로 유지된다.
시각(T3)에서 대기 신호가 "H" 레벨로 부터 "L" 레벨로 전환되어 액티브 상태로 되었다고 가정하면, n 채널 MOS 트랜지스터(44, 45)는 오프되고, NOR 게이트(31)의 출력이 "H" 레벨로 되어 풀업 회로(30)가 동작함으로써, I/O 선쌍(21)의 전위는 Vcc- Vth로 된다.
시각(T4)에서 도 9의 (b)에 도시된 리드 신호가 "H" 레벨로 된 것으로 하면, 풀업 회로(30)는 턴 오프되어, 어떤 하나의 열 선택 신호가 선택되고, 선택된 센스 앰프(10)의 데이타가 전송 게이트(20)를 통하여 I/O 선쌍(21) 상에 나타난다. 또한, 프리 앰프(12)의 입력 바이어스는 적당한 값(Vcc1- Vth)로 되어 있다.
다음, 액티브 상태에서 전원 전압 Vcc가 변동한 경우에 대해 설명한다. 시각(T5)에서 전원 전압 Vcc가 Vcc1에서 Vcc2로 변동한 것으로 가정하면, I/O 선쌍(21)의 전위는 풀업 회로(30)의 동작에 의해, Vcc2-Vth로 상승한다. 다음, 시각(T6)에서 전원 전압 Vcc가 Vcc2 에서 Vcc1 으로 되돌아간다면, 풀업 회로(30)는 I/O 선쌍(21)의 전위를 상승시키는 방향으로만 작용하는 단방향성이고, 또한 클램프 회로(40)는 작동되지 않게 되므로, I/O 선쌍(21)에는 도 9의 (d)에 도시된 바와 같이, Vcc2-Vth의 전위가 남게 된다. 그 후, 시각(T7)에서 독출을 행하지 않게 된다고 하면, Vcc2-Vth를 기준으로 I/O 선쌍(21)이 오픈된다. 여기에서, 프리 앰프(12)에 따른 최적의 입력 바이어스는 Vcc1- Vth이기 때문에, 프리 앰프(12)의 동작 마진을 손상시킬 수도 있는 문제가 있다.
이와 같이, 종래예의 프리 앰프 회로에서는 대기시의 Vcc 변동에 대해서는 효과가 있지만, 액티브 시의 Vcc 변동에 대해서는 효과가 없었다.
따라서, 본 발명의 주요 목적은 액티브시에도 I/O 선쌍의 전위를 클램핑할 수 있는 I/O 클램프 회로를 구비한 반도체 메모리 장치를 제공하는데 있다.
본 발명을 간단히 말하자면, 센스 앰프의 출력 신호를 프리 앰프에 인가하기 위한 I/O 선쌍에 접속되는 I/O 클램프 회로를 구비한 반도체 장치에 있어서, 액티브시에 I/O 선쌍의 전위를 규정 전위로 클램핑하기 위한 전류 미러 회로가 구비되어 있다.
따라서, 본 발명에 따른 I/O 클램프 회로에 의해, 액티브 시에도 I/O 선쌍의 전위를 클램핑하는 것이 가능하다.
보다 바람직하게는, I/O 클램프 회로는 제1 전극과 입력 전극이 제1 기준 전위에 접속된 제1 도전형의 제1 트랜지스터와, 제1 트랜지스터를 통하여 제1 기준 전위에 접속되고, 제2 도전형의 제2 및 제3 트랜지스터를 포함하여 클램프 전위 신호를 발생하는 전류 미러 회로와, I/O 선쌍 간에 직렬 접속되고, 전류 미러 회로로 부터 인가된 클램프 전위 신호에 따라 I/O 선쌍을 클램핑시키기 위한 제2 도전형으로 된 제4 및 제5 트랜지스터를 포함하는 클램프 회로가 설치되어 있다.
또한, 좀더 바람직하게는 전류 미러 회로는 제2 트랜지스터의 제1 전극이 제1 트랜지스터의 제2 전극에 접속되고, 입력 전극과 제2 전극이 제3 트랜지스터의 입력 전극에 접속되고, 제3 트랜지스터의 제1 전극이 제4 및 제5 트랜지스터의 접점에 접속되고, 제2 전극이 기준 전위에 접속되고, 또한 제2 트랜지스터의 제2 전극과 제2 기준 전위와의 사이에 정전류원이 접속된다. 이 정전류원을 대신하여 저항이 접속되어도 좋다.
또한, 제3 트랜지스터의 제1 전극과 제1 기준 전위와의 사이에 풀업용의 제6 트랜지스터가 다이오드 접속된다. 또, 제1 기준 전위와 제2 및 제3 트랜지스터 각각의 입력 전극과의 사이에 커플링 캐패시터가 접속되고, 이 커플링 캐패시터에 의해 클램프 회로의 전압 변동에 따른 추종성을 향상시킬 수 있게 된다.
도 1은 본 발명의 일실시예를 적용한 DRAM의 전체적인 구성을 도시하는 블럭도.
도 2는 본 발명의 일실시예에 따른 I/O 클램프 회로를 도시한 회로도.
도 3은 도 2에 도시된 노드 A의 방전 능력을 설명하기 위한 도면.
도 4는 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 클램프 전압 발생 회로를 도시하는 회로도.
도 6은 본 발명의 다른 실시예에 따른 클램프 전압 발생 회로를 도시하는 회로도.
도 7은 본 발명의 또 다른 실시예에 따른 클램프 전압 발생 회로를 도시하는 회로도.
도 8은 종래 DRAM에 있어서의 I/O 선쌍의 클램프 회로를 도시하는 회로도.
도 9의 (a) 내지 (d)는 도 8에 도시된 I/O 클램프 회로의 동작을 설명하기 위한 타이밍도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 센스 앰프
12 : 프리 앰프
21 : I/O 선쌍
30 : 클램프 회로
51 : n 채널 MOS 트랜지스터
52, 53 : p 채널 MOS 트랜지스터
54 : 정전류원
도 1은 본 발명의 실시 형태가 적용된 DRAM의 전체 구성을 도시하는 간략한 블럭도이다.
도1에 있어서, 외부로 부터 입력된 행 어드레스 스트로브 신호 는 버퍼에 입력되어 내부 신호를 발생하고, 어드레스 제어 회로(4)에 공급된다. 어드레스 제어 회로(4)는 내부 신호에 기초한, 외부로 부터 입력된 행 어드레스 신호를 어드레스 버퍼(7)에 입력하고, 어드레스 버퍼(7)로 부터 X 어드레스 신호가 행 디코더(11)에 인가되어 메모리 셀(8)의 어드레스가 지정된다.
행 어드레스 스트로브 신호 가 입력된 다음, 열 어드레스 스트로브 신호 가 버퍼(2)에 입력되고, 내부 신호로 변환되어, 어드레스 제어 회로(4)와 기입 제어 회로(4)와 독출 제어 회로(6)에 입력된다. 어드레스 제어 회로(4)는 내부 신호에 따라 외부로 부터 입력된 열 어드레스 신호를 어드레스 버퍼(7)에 입력한다. 어드레스 버퍼(7)는 열 어드레스 신호에 기초하여, Y 어드레스 신호를 열 어드레스 디코더(9)에 인가하고, 열 디코더(9)는 메모리 셀(8)의 Y 어드레스를 지정한다.
판독/기입을 구별하기 위한 기입 인에이블 신호 가 버퍼(3)에 입력되어, 내부 신호가 생성된다. 이 신호는 "L" 레벨이 되면, 기입 제어 회로(5)가 능동화되어, 입력 버퍼(14)에 입력된 데이타가 기입 드라이버(15)를 통하여 메모리 셀(8)에 기입된다. 독출시에는 기입 인에이블 신호 가 "H" 레벨로 되고, 독출 제어 회로(6)는 프리 앰프(12)와 출력 버퍼(13)를 활성화하고, 메모리 셀(8)로 부터 데이타가 독출되어, 센스 앰프(10)로 부터 프리 앰프(12) 및 출력 버퍼(13)를 통하여 출력된다. 센스 앰프(10)와 프리 앰프(12)를 접속하는 I/O 선쌍(21)에는 I/O 클램프 회로(50)가 접속된다.
도 2는 본 발명의 일실시형태의 I/O 클램프 회로를 도시하는 도면이다. 본 실시 형태는 도 7에 도시된 I/O 클램프 회로(40)를 대신하여 도 2에 도시된 I/O 클램프 회로(50)가 I/O 비트선 쌍(21)에 접속된다. 또한, I/O 선쌍(21)에는 클램프 회로(30)가 접속되어 있다. 이 클램프 회로(30)는 단방향 소자로 이루어지므로, I/O 선쌍(21)에 대하여 충전할 수 있으나, 방전할 수는 없다. 이 때문에, 클램프 회로(50)는 I/O 선쌍(21)에 접속되고, I/O 선쌍(21)의 전위가 어떤 이유로 지나치게 상승할 경우, I/O 선쌍(21)의 전위를 적당한 값으로 유지하게 된다.
I/O 클램프 회로(50)는 n 채널 MOS 트랜지스터(51)와 p 채널 MOS 트랜지스터(52, 53)과 정전류원(54)를 포함하고, p 채널 MOS 트랜지스터(55, 56)을 통하여 I/O 선쌍(21)에 접속된다. n 채널 MOS 트랜지스터(51)는 비교적 큰 사이즈로 설정되어 있어, 정전류원(54)이 흐르는 전류보다도 충분히 큰 전류 공급 능력을 갖고 있어, 그 드레인과 게이트는 전원 라인에 접속되어 있다.
p 채널 MOS 트랜지스터(52 및 53)는 전류 미러 회로를 구성하고 있고, p 채널 MOS 트랜지스터(52)의 소스는 n 채널 MOS 트랜지스터(51)의 소스에 접속되고, p 채널 MOS 트랜지스터(52)의 드레인과 게이트는 p 채널 MOS 트랜지스터(53)의 게이트에 접속됨과 동시에 정전류원(54)에 접속된다. p 채널 MOS 트랜지스터(53)의 드레인은 접지되고, 그의 소스는 p 채널 MOS 트랜지스터(55)의 드레인과 p 채널 MOS 트랜지스터(56)의 소스에 접속되고, p 채널 MOS 트랜지스터(55)의 소스는 I/O 선쌍(21)의 한쪽의 I/O 선에 접속되고, p 채널 MOS 트랜지스터(56)의 드레인은 I/O 선쌍(21)의 다른 쪽의 I/O 선에 접속된다.
도 3은 도 2의 노드 A의 방전 능력을 설명하기 위한 도면이고, 도 4의 (a) 내지 (c)는 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도이다.
다음으로, 도 3 및 도 4의 (a) 내지 (c)를 참도하여 도 2에 도시된 I/O 클램프 회로의 동작에 대해 설명한다. n 채널 MOS 트랜지스터(51)는 비교적 큰 사이즈로 설정되어 있으므로, 정전류원(54)에 흐르는 전류보다 충분히 큰 전류 공급 능력이 있고, 노드 A는 Vcc-Vth로 된다. 이 전위는 p 채널 MOS 트랜지스터(52 및 53)로 된 전류 미러 회로에 의해 미러되어(mirrored), p 채널 MOS 트랜지스터(53)의 방전 특성이 결정된다.
여기에서, 미러 비를 m 이라 하고, 정전류원(54)의 전류를 Ic라고 하면, 도 3에서와 같은 방전 특성이 된다. 여기에서, 전류의 방향은 p 채널 MOS 트랜지스터(53)의 접지측으로 흐르는 전류의 방향을 정(positive)으로 한다. 도 3에 도시된 바와 같이, 노드 A의 방전 특성은 노드 A의 전위가 Vcc-Vth를 경계로 하여, 그 보다 낮은 경우에는 거의 방전되지 않고, 높은 경우에는 방전된다.
다음, 도 4의 (a) 내지 (c)를 참조하여 전체의 동작에 대해 설명하기로 한다. 도 4의 (b)에 도시된 바와 같이 대기 상태에서, 예를 들어 시각(T1)에서 전원 전압(Vcc)가 Vcc1에서 Vcc2 로 변화하였다고 가정하면, 풀업 회로(30)에 의해 I/O 선쌍(21)의 전위는 도 4의 (c)에 도시된 바와 같이 Vcc2- Vth로 된다. 이때, 클램프 회로(30)는 I/O 선쌍(21)의 전위가 Vcc2-Vth 이상에서 동작하기 때문에 I/O 선쌍(21)의 전위는 Vcc2-Vth로 유지된다.
다음, 시각(T2)에서 전원 전압 Vcc가 Vcc2에서 Vcc1으로 변화하였다고 하면, I/O 선쌍(21)의 전위는 Vcc1- Vth 이상에서 동작되기 때문에 클램프 회로(30)의 동작 의해 I/O 선쌍(21)의 전위는 Vcc1-Vth로 떨어지게 된다. 또한, 액티브 상태에서도 유사하게 전원 전압 Vcc의 변화에 추종하여, I/O 선쌍(21)의 전위가 적당한 값으로 된다. 따라서, 전원 전압 Vcc의 변동이 발생했을 때의 독출, 예를 들어 시각(T7)에서의 독출에 있어서도, Vcc-Vth를 기준으로 I/O 선쌍이 오픈되고, 통상 프리 앰프(12)의 입력 바이어스가 적당한 값으로 된다. 예를 들어, 대기시 뿐만 아니라 액티브시에도 동작되는 클램프 회로(50)를 구현할 수 있다.
즉, 도 2에 도시된 정전류원(54) 대신에 저항을 이용하는 것도 좋다. 저항으로서는 확산 저항(diffusion resistance)이나 풀 저항(pull resistance) 등을 사용할 수 있다.
도 5는 본 발명의 다른 실시형태에 있어서의 클램프 발생 회로를 도시하는 회로도이다. 도 5에 있어서, 도 2에 도시된 클램프 전압 발생 회로의 p 채널 MOS 트랜지스터(53)의 소스와 전원과의 사이에 n 채널 MOS 트랜지스터(57)가 직렬 접속된다. 이와 같이 n 채널 MOS 트랜지스터(57)를 설계함에 따라, 전원 투입시에 노드 A를 신속히 안정화시킬 수 있는 특성이 있다.
도 6은 또 다른 실시 형태에 있어서의, 클램프 전압 발생 회로를 도시하는 회로도이다. 이 도 6에 도시된 예는 도 2에 도시된 클램프 전압 발생 회로의 p 채널 MOS 트랜지스터(52, 53)의 각 게이트와 전원 단자와의 사이에 커플링 캐패시터(58)를 접속한 것이다. 이와 같이 커플링 캐패시터(58)를 설계함으로써, 전원 전압(Vcc)의 변동에 대한 추종성을 향상시킬 수 있다.
도 7은 또 다른 실시 형태의 클램프 전압 발생 회로를 도시하는 회로도이다. 이 예는 전원 단자측에 정전류원(54)을 설치하고, 전류 미러 회로를 n 채널 MOS 트랜지스터(61 및 62)로 구성하고, 이 전류 미러 회로를 p 채널 MOS 트랜지스터(63)를 통하여 접지하도록 구성할 것이다.
또한, 복수의 I/O 선쌍에 대하여 도 2에 도시된 클램프 회로(50)를 1개 배치함으로써, 각각 배치한 경우와 비교하여 소비 전력을 저감시킬 수 있는 효과가 있다.
상술한 바와 같이, 본 발명의 실시예에 의하면, 액티브시에 I/O 선쌍의 전위를 규정 전위로 클램핑시키기 위한 전류 미러 회로를 포함하는 I/O 클램프 회로를 설계함으로써, 액티브시에도 I/O 선쌍의 전위를 클램핑할 수 있다.

Claims (3)

  1. 센스 앰프(10)의 출력 신호를 프리 앰프(12)에 인가하기 위한 I/O 선쌍(21)에 접속되는 I/O 클램프 회로를 구비한 반도체 메모리 장치에 있어서,
    액티브시에 상기 I/O 선쌍의 전위를 규정 전위로 클램핑시키기 위한 전류 미러 회로(52, 53)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 센스 앰프(10)의 출력 신호를 프리 앰프(12)에 인가하기 위한 I/O 선쌍(21)에 접속되는 I/O 클램프 회로를 구비한 반도체 메모리 장치에 있어서,
    상기 I/O 클램프 회로는,
    제1 전극과 입력 전극이 제1 기준 전위에 접속된 제1 도전형의 제1 트랜지스터(51),
    상기 제1 트랜지스터를 통하여 상기 제1 기준 전위에 접속되고, 제2 도전형의 제2 및 제3 트랜지스터(52, 53)를 포함하고, 클램프 전위 신호를 발생하는 전류 미러 회로, 및
    상기 I/O 선쌍의 사이에 직렬 접속되고, 상기 전류 미러 회로로 부터 인가되는 클램프 전위 신호에 응답하여, 상기 I/O 선쌍을 클램핑시키기 위한 제2 도전형으로 이루어진 제4 및 제5 트랜지스터(55, 56)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 센스 앰프(10)의 출력 신호를 프리 앰프(12)에 인가하기 위한 I/O 선쌍(21)에 접속되는 I/O 클램프 회로를 구비한 반도체 메모리 장치에 있어서,
    제1 전극과 입력 전극이 제1 기준 전위에 접속되는 제1 도전형의 제1 트랜지스터(51),
    상기 제1 전극이 상기 제1 트랜지스터의 제2 전극에 접속되는 제2 도전형의 제2 트랜지스터(52)와, 입력 전극이 상기 제2 트랜지스터의 입력 전극과 제2 전극에 접속되고 상기 제2 전극이 제2 기준 전위에 접속되는 제2 도전형의 제3 트랜지스터(53)를 포함하는 전류 미러 회로,
    상기 제2 트랜지스터의 제2 전극과 상기 제2 기준 전위와의 사이에 접속되는 정전류원(54), 및
    상기 I/O 선쌍의 사이에 직렬 접속되고, 상기 전류 미러 회로로 부터 인가되는 클램프 전위 신호에 응답하여 상기 I/O 선쌍을 클램핑시키기 위한 제2 도전형으로 이루어진 제4 및 제5 트랜지스터(55, 56)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019980018775A 1998-01-05 1998-05-25 I/o 클램프 회로를 구비한 반도체 메모리 장치 KR100282761B1 (ko)

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