KR940008227A - 개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치 - Google Patents

개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치 Download PDF

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Abstract

2개의 상보입력신호 VI/VI에 응답하고 증폭된 출력신호 V0를 출력하는 개선된 증폭기 회로가 개지된다.
이 증폭기 회로에서는, 입력신호 VI에 응답하고 교호로 도통하는 PMOS 트랜지스터 21 및 NMOS 트랜지스터 4가 전원전위 Vcc와 접지전위간에 직렬로 접속된다.
고 레벨의 입력신호 VI가 제공되는 경우에 있어, 트랜지스터 4가 ON하나, 트랜지스터 1은 OFF한다.
전원전위에서 접지전위로 향해 흐르는 관통전류가 방지되므로, 전력소비 및 동작속도가 개선된다.

Description

개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 표시하는 증폭기 회로의 약도이고,
제2도는 제1도에 표시한 증폭기 회로의 동작을 설명하는 타이밍 차트이고,
제3도는 본 발명의 다른 실시예를 표시하는 증폭기 회로의 약도이다.

Claims (11)

  1. 제1 및 제2의 상보입력신호에 응답하고 증폭된 출력 신호를 출력하는 증폭기 회로이고, 제1 및 제2의 전원전위의 사이에 직렬로 접속된 제1의 도전형의 제1의 전계효과 트랜지스터(1) 및 제2의 도전형의 제2의 전계효과 트랜지스터(2)와, 제1 및 제2의 전원전위간에 직렬로 접속된 스위칭 수단(21,22)과, 제1의 도전형의 제3의 전계 효과 트랜지스터(3)와, 제2의 도전형의 제4의 전계효과 트랜지스터(4)를 포함하고, 상기 제1 및 제3의 전계효과 트랜지스터는, 게이트 전극이 상기 제3 및 제4의 전계효과 트랜지스터의 공통 접속노드에 접속되어, 상기 제2의 전계효과 트랜지스터는, 게이트 전극이 제1의 상보입력신호를 받도록 접속되고, 상기 제4의 전계효과 트랜지스터는, 게이트 전극이 제2의 상보입력신호를 받도록 접속되고, 상기 스위칭 수단은, 제1 또는 제2의 상보입력신호에 응답하고 상기 제4의 전계효과 트랜지스터와 교호로 도통하는 증폭기 회로.
  2. 제1항에 있어서, 상기 증폭기 회로의 비활성 기간동안 소정의 전위에 상기 제1과 제2의 전계효과 트랜지스터의 공통접속 노드 및 상기 제3과 제4의 전계효과 트랜지스터의 공통 접속노도를 이쿼라이즈하는 이쿼라이즈 수단(10,11,22)을 더욱 포함하는 증폭기 회로.
  3. 제2항에 있어서, 상기 이쿼라이즈 수단은, 상기 제1의 스위칭 수단을 건너 접속되고, 비활성화 신호에 응답하고 도통되는 제2의 스위칭 수단(22)과, 상기 제1과 제2의 전계효과 트랜지스터의 공통접속 노드와 상기 제3과 제4의 전계효과 트랜지스터의 공통 접속노드 사이에 접속되고, 비활성화 신호에 응답하고 도통되는 제3의 스위칭 수단(10,11)을 포함하는 증폭기 회로.
  4. 제3항에 있어서, 상기 제3의 스위칭 수단은, 상기 제1과 제2의 전계효과 트랜지스터의 공통접속 노드와 상기 제3과 제4의 전계효과 트랜지스터의 공통 접속노드 사이에 접속되고, 비활성화 신호에 응답하고 도통되는 CMOS 트랜스 미션 게이트(10,11)를 포함하는 증폭기 회로.
  5. 제1항에 있어서, 상기 제1의 스위칭 수단은 제1의 도전형의 제5의 전계효과 트랜지스터(21)이고, 상기 제5의 전계효과 트랜지스터는 제2의 상보입력 신호를 받도록 접속된 그의 게이트 전극을 가지는 증폭기 회로.
  6. 제1항에 있어서, 상기 제1의 스위칭 수단은 제2의 도전형의 제6의 전계효과 트랜지스터(31)이고, 상기 제6의 전계효과 트랜지스터는 제1의 상보입력 신호를 받도록 접속된 그의 게이트 전극을 가지는 증폭기 회로.
  7. 제5항에 있어서, 상기 제1의 도전형은 P채널 형이고, 상기 제2의 도전형은 N채널형인 증폭기 회로.
  8. 제1과 제2의 상보입력신호에 응답하고 제1의 출력 신호를 출력하는 제1의 증폭회로(30a)와, 제1과 제2의 상보입력신호에 응답하고 제2의 출력신호를 출력하는 제2의 증폭회로(30b)를 포함하고, 각 상기 제1과 제2의 증폭회로는 제1항에 기재된 증폭기 회로에 의해 구성되고, 상기 제2의 증폭회로는, 상기 제2의 출력신호가 상기 제1의 출력신호와 상보관계를 가지도록 상기 제1과 제2의 상보입력신호를 받고, 상기 제1과 제2출력신호에 응답하고 제3출력 신호를 출력하는 제3의 증폭회로를 포함하는 증폭기 회로.
  9. 제8항에 있어서, 상기 제3의 증폭회로는 제1항에 기재된 증폭기 회로에 의해 구성되는 증폭기 회로.
  10. 제8항에 있어서, 상기 제3의 증폭회로는, 제1과 제2의 전원전위 사이에 직렬로 접속된 제1의 도전형의 제7의 전계효과 트랜지스터(1) 및 제2의 도전형의 제8의 전계효과 트랜지스터(2)와, 제1과 제2의 전원전위 사이에 직렬로 접속된 제1의 도전형의 제9의 전계효과 트랜지스터와 제2의 도전형의 제10 전계효과 트랜지스터를 포함하고, 상기 제7과 제9의 전계효과 트랜지스터는 상기 제9와 제10의 전계효과 트랜지스터의 공통 접속노드에 접속되는 그들의 게이트 전극을 가지고, 상기 제8전계효과 트랜지스터는 상기 제1의 증폭 회로에서 출력 신호를 받을 수 있도록 접속된 그의 게이트 전극을 가지고, 상기 제9전계효과 트랜지스터는 상기 제2의 증폭 회로에서 출력신호를 받을 수 있도록 그의 게이트 전극을 가지는 증폭기 회로.
  11. 행과 열로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이(85)와, 외부에서 인가된 행 어드레스 신호에 응답하고 상기 메모리 셀 어레이에서 행을 선택하는 행 선택수단(82)과, 외부에서 인가된 열 어드레스 신호에 응답하고 상기 메모리 셀 어레이에서 열을 선택하는 열 선택수단(83)과, 제1과 제2의 상보신호를 제공하기 위해, 상기 행 선택수단과 상기 열 선택수단에 의해 선택된 행과 열에 의해 표시되는 메모리 셀에서 제공되는 데이터 신호를 증폭하는 센스 앰프 수단(84)과, 상기 센스 앰프 수단의 출력에 접속되고, 제1과 제2의 상보신호에 응답하고 증폭된 데이터 신호를 제공하는 증폭기 수단(61)을 포함하고, 상기 증폭기 수단은, 제1과 제2의 전원전위 사이에 직렬로 접속된 제1의 도전형의 제1의 전계효과 트랜지스터(1)과 제2의 도전형의 제2의 전계효과 트랜지스터(2)와, 스위칭 수단과, 제1과 제2의 전원전위 사이에 직렬로 접속된 제1의 도전형의 제3의 전계효과 트랜지스터(3)과 제2의 도전형의 제4의 전계효과 트랜지스터(4)를 포함하고, 상기 제1과 제2의 전계효과 트랜지스터는 상기 제3과 제4의 전계효과 트랜지스터의 공통접속노드에 접속된 그들의 게이트 전극을 가지고, 상기 제2의 전계효과 트랜지스터는 제1의 상보입력 신호를 받도록 접속된 그의 게이트 전극의 가지고, 상기 제4의 전계효과 트랜지스터는 제2의 상보입력 신호를 받도록 접속된 그의 게이트 전극을 가지고, 상기 스위칭 수단은 제1 또는 제2의 상보입력신호에 응답하고 상기 제4의 전계효과 트랜지스터와 교호로 도통되는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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