KR0154600B1 - 차동 증폭 회로, cmos 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로 - Google Patents

차동 증폭 회로, cmos 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로 Download PDF

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기다오까 다까시
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Abstract

저항 89,91 및 커패시터 90,92가 차동 NMOS트랜지스터 85,87 쌍의 소스와 전원 2 사이에, 각각, 접속된 차동 증폭 회로가 발표되었다.
상기 저항 89,91은 상기 차동 증폭 회로로부터 출력된 신호 레벨의 천이가 일어나지 않는 시간 동안에는 전류의 흐름이 작아지도록 상기 NMOS 트랜지스터의 그 전원 전위를 상승시켜서, 상기 차동 증폭 회로에서 전력 소비를 저감시킨다.
상기 커패시터 90,92는 그 신호 레벨 천이 동안에 상기 차동 증폭 회로의 동작 속도가 저하하는 것을 방지하기 위하여 상기 저항 89,91에 의한 전압 강압의 효과를 완화시킨다.

Description

차동 증폭 회로, CMOS 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로
제1도는 본 발명의 실시예 1에 따른 차동 증폭 회로의 회로도.
제2a도 및 제2b도는 본 발명에 따른 실시예 2에 따른 차동 증폭 회로의 동작을 나타내는 파형 차트.
제3도는 본 발명의 실시예 2에 따른 차동 증폭 회로의 회로도.
제4도는 본 발명의 실시예 3에 따른 차동 증폭 회로의 회로도.
제5도는 본 발명의 실시예 4에 따른 차동 증폭 회로의 회로도.
제6도는 본 발명의 실시예 5에 따른 차동 증폭 회로의 회로도.
제7a도 및 제7b도는 제6도의 차동 증폭 회로의 동작을 나타내는 파형도.
제8도는 본 발명의 실시예 6에 따른 차동 증폭 회로의 회로도.
제10도는 본 발명의 실시예 6의 제2모드에 따른 차동 증폭 회로의 회로도.
제11도는 본 발명의 실시예 6의 제3모드에 따른 차동 증폭 회로의 회로도.
제12도는 본 발명의 실시예 6의 제4모드에 따른 차동 증폭 회로의 회로도.
제13a도는 본 발명의 실시예 7에 따른 CMOS 인버터의 회로도.
제13b도는 제13a도의 상기 CMOS 인버터의 횡단면도.
제14a도 및 제14b도는 제13a도 및 제13b도의 CMOS 인버터의 동작을 나타내는 파형도.
제15도는 본 발명의 실시예 8에 따른 펄스폭(pulse width) 변조 데이터전송을 나타내는 블럭도.
제16도는 메모리 셀 어레이의 개략 블럭도.
제17도는 펄스폭 변조 회로의 블럭도.
제18도는 펄스폭 변조 회로에서 디코더(decoder)의 회로도.
제19도는 펄스폭 변조 회로에서 지연 회로(delay circuit)의 논리도(logic diagram).
제20도는 복조 회로의 블럭도.
제21도는 복조 회로에서 지연 회로의 논리도.
제22도는 샘플링 회로의 블럭도.
제23도는 제22도의 샘플링 회로의 동작을 나타내는 파형도.
제24도는 상기 복조 회로에서 인코더(encoder)의 회로도.
제25도 및 제26도는 메모리셀 어레이와 ALU(arithmetic logic unit) 사이의 데이터 전송 동작을 나타내는 파형도.
제27도는 종래 반도체 집적 회로에서 데이터 전송의 일 예를 나타내는 블럭도.
제28도는 종래 차동 증폭 회로의 회로도.
제29a도 및 제29b도는 제28도의 차동 증폭 회로의 동작을 나타내는 파형도.
제30도는 본 발명의 실시예 4의 제2모드에 따른 그 차동 증폭 회로의 회로도.
제31도는 본 발명의 실시예 4의 제3모드에 따른 그 차동 증폭 회로의 회로도.
제32도는 본 발명의 실시예 5의 제2모드에 따른 그 차동 증폭 회로의 회로도.
제33도는 본 발명의 실시예 5의 제3모드에 따른 그 차동 증폭 회로의 회로도.
제34도는 본 발명의 실시예 6의 제5모드에 따른 그 차동 증폭 회로의 회로도.
제35도는 본 발명의 실시예 6의 제6모드에 따른 그 차동 증폭 회로의 회로도.
본 발명은 차동 증폭 회로, CMOS 인버터, 펄스 폭 변조처리에 의한 데이터 전송에서 사용하는 변조 회로 및 복조 회로에서 사용하는 샘플링 회로에 관한 것이며, 모두가 반도체 집적 회로 장치 내의 데이터 전송을 위해서 사용되고 고속 동작 및 저 전력 소비를 달성하기 위해 사용된다.
제27도는 반도체 집적 회로에서 메모리의 한 유형인 메모리셀 어레이와 연산 회로의 한 유형인 산술 및 논리 장치(이하에서 ALU라고 일컴음) 사이의 데이터 전송을 위한 데이터 버스를 나타내는 블럭도이다.
제27도에서, 참조 번호 401은 메모리셀 어레이를 나타내고; 참조 문자 MD1, MD2-MDn1, MDn2는 그 메모리셀 어레이에 데이터 읽기 및 쓰기를 위한 입/출력 선 쌍을 나타내고; 참조 번호 4021-402n은 입출력 선쌍 MD1,MD2-MDn1, MDn2, 위의 데이터를 증폭하는 전치 증폭 회로를, 각각, 나타내고; 참조 번호 403은 메모리셀 어레이 401로부터 데이터를 전송하는 전치 증폭기(pre-amplifier) 회로 4021-402n에 접속된 데이터 버스를 나타내고; 401은 그 데이터에 대한 연산을 실행하기 위해 메모리셀 어레이 401로부터 읽혀진 데이터를 수신하는 ALU를 나타낸다.
메모리셀 어레이 401에 저장된 정보를 사용하는 ALU410에서 연산하기 위해, 상기 입출력 선쌍 MD1-MDn2을 통하여 상기 메모리셀 어레이 401로부터 상기 정보가 읽혀지고 상기 데이터 버스 403을 통해 상기 ALU 410에 전송된다.
신호는 데이터 전송 동안에 그 데이터 버스 403 상에서 감쇠되므로 상기 전치 증폭기 회로 4021-402n은 상기 신호를 꼭 증폭한다.
제28도는 종래 전치-증폭기 회로의 일 예로서 전류 미러 부하를 포함하는 차동 증폭 회로의 회로도이다.
제28도에서, 참조 번호 411은 VDD을 제공하는 전원 1에 접속된 소스, 게이트 및 드레인을 갖는 PMOS 트랜지스터를 나타내고; 412는 상기 PMOS 트랜지스터 411의 그 게이트에 접속된 게이트, PMOS 트랜지스터 411의 게이트에 접속된 드레인, 및 그 전원에 접속된 소스를 갖는 PMOS 트랜지스터를 나타내고, 413은 전압 VSS를 제공하는 전원 2에 접속된 소스, 상기 PMOS 트랜지스터의 411이 그 드레인에 접속된 드레인, 및 입력 전압 Vn을 수신하는 NMOS 트랜지스터를 나타내고; 414는 PMOS 트랜지스터 412의 그 드레인에 접속된 드레인, 그 전원 2에 접속된 소스, 및 입력 전압 V12를 수신하는 게이트를 갖는 NMOS 트랜지스터를 나타낸다.
제28도의 차동 증폭 회로의 동작이 제29a도 및 제29b도의 파형을 참조하여 논의된다.
제28도의 전치 증폭기 회로는 입력 전압 Vi1과 Vi2를 갖는 소진폭(small-amplitude) 차동 신호를 증폭하여 출력 저압 VO1을 출력한다.
시각 t100에서, 상기 입력 전압 Vi1은 상기 입력 전압 Vi2보다 더 높으므로, NMOS 트랜지스터 413은 NMOS 트랜지스터 414보다 더 많은 양의 전류가 흐른다.
출력 전압 VO1은 0V이다.
그러나, 입력 전압 Vi1과 Vi2는 둘 다 양수이고 상기 NMOS 트랜지스터 413, 414의 임계 전압보다 높으므로, 그 출력 전압 VO1이 고(전압 VDD) 레벨 또는 저(전압 VSS) 레벨에서 안정할 때 상기 NMOS 트랜지스터 413,414를 통해 흐르는 전류 ia와 ib는 동일하게 된다.
예를 들어, 상기 입력 전압 Vi2가 입력 전압 Vi1보다 높으면, 시각 t102에서, NMOS 트랜지스터 413,414를 통해 흐르는 전류 ia와 ib는, 각각 IL와 IH를 갖는다.
이런 식으로, 그의 게이트에서 더 높은 전압을 받을수록 그 NMOS 트랜지스터를 통해 흐르는 전류는 더 많아져서 상기 차동 증폭기로부터 출력이 결정된 후에도 상기 전류는 계속하여 흘러서, 막대한 양의 전류 소비가 일어난다.
그러나, 전류 소비의 감소를 위한 직류 전류에서의 감소는 그 차동 증폭 회로의 구동 능력을 저감시켜서, 그 차동 증폭 회로의 저속 동작을 초래한다. 상술한 것과 같이, 메모리셀 어레이 401과 같은 메모리와 상기 메모리로부터 읽혀진 데이터를 연산하는 ALU 401과 같은 기능 블럭을 포함하는 종래의 단일 반도체 집적 회로 장치 내의 데이터 전송에서, 메모리셀 어레이 401과 ALU 410 사이의 더 빠른 데이터 전송률을 제공하기 위해서는 그 반도체 집적 회로 장치 내의 증가된 신호 선 수로 구성된 복수개의 데이터 버스 403을 정렬하는 것이 필요하다.
그 결과 상기 데이터 버스 403에 접속된 전치 증폭기 회로 4021-402n의 수가 증가되고, 따라서, 상기 전치-증폭기 회로에서 전력 소비가 증가된다. 또한, 상기 반도체 집적 회로 장치내의 긴 데이터 버스의 수가 증가하여, 그 반도체 집적 회로 장치에서 데이터 버스의 레이아웃이 증가되어 복수개의 부하가 크게 걸린(heavily loaded) 데이터 버스를 구동하기 위해 전력소비가 증가하는 결과가 된다.
메모리셀 어레이 401과 ALU 410 사이의 비교적 장거리에 대하여 배선된 데이터 버스는 배선 커패시턴스가 크고, 복수개의 부하가 큰 데이터 버스를 구동하기 위해 전력 소비가 증가되는 결과가 발생한다.
덧붙여서, 차동 증폭 회로에서 출력 천이(transition)가 발생하지 않는 시간 동안에 상대적으로 커다란 직류가 계속하여 흘러서, 상기 차동 증폭 회로에서 그 전류 소비가 증가한다.
본 발명의 제1관점에 따르면, 차동 증폭 회로는 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를, 각각, 갖는 제1 및 제2부하와, 상기 제1부하의 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와, 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와, 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 제2전압을 제공하는 제2전원에 접속된 제2단부를 갖는 제1전압 강압 수단과, 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 수단과, 상기 제1전압 강압 수단에 병렬로 접속된 제1커패시터 및 상기 제2전압 강압 수단에 병렬로 접속된 제2커패시터를 구비하고, 상기 제1신호와 제2신호 사이의 전위차가 증폭되어 상기 제1 및 제2트랜지스터의 상기 제1전류 전극으로부터 출력되는 것을 특징으로 한다.
더 좋은 것으로서, 본 발명의 제2관점에 따르면, 그 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 갖는 제1저항 수단을 포함하고 상기 제어 단자는 상기 제1저항 수단의 상기 제어 단자에서의 전압에 응답하여 저항을 변화하는 것을 특징으로 하고, 상기 제2부하는 상기 제1전원에 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 갖는 제2저항 수단을 포함하고 상기 제2저항 수단의 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 것을 특징으로 한다.
본 발명의 제3관점에 따르면, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호는 차동 증폭되고 상기 반도체 집적 회로에서 미리 정해진 기능 블럭으로 전송된다.
본 발명의 제4관점에 따르면, 차동 증폭 회로는 제1전압을 제공하는 제1전원에 접속된 입력 단자를 가지며, 그의 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과, 상기 전류 미러 수단이 상기 제1출력에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1트랜지스터와, 상기 전류 미러 수단의 상기 제2출력에 접속된 제1전류 전극, 제2의 입력신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와, 상기 제1트랜지스터의 상기 제2전류전극에 접속된 제1단부, 및 제2전압을 제공하는 제2전원에 접속된 제2단부를 갖는 제1전압 강압 회로와, 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 회로와; 상기 제1전압 강압 수단과 병렬로 접속된 제1커패시터 및 상기 제2전압 강압 수단과 병렬로 접속된 제2의 커패시터를 구비한다.
더 바람직한 것으로서, 본 발명의 제5관점에 따르면, 차동 증폭 회로는 반도체 집적회로에 사용되는데, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 한 쌍의 신호는 차동으로 증폭되고 반도체 집적 회로에서 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제6관점에 따르면, 차동 증폭 회로는, 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와 제2단부를 갖는 제1 및 제2부하, 상기 제1부하의 제2단부에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극과 제2전류 전극을 갖는 제1트랜지스터, 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극과 제2전류 전극을 갖는 제2트랜지스터, 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부와 제2단부를 갖는 제1전압 강압 수단, 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부와 상기 제1전압 강압 수단의 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단, 전류를 조정하기 위하여, 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공동으로 접속된 제1단자와 제2전압을 공급하는 제2전원에 접속된 제2단자를 갖는 전류 조정(regulating) 수단, 상기 제1 및 제2전압 강압 수단에 접속된 제1단부와 상기 전류 조정 수단의 제1단자에 접속된 제2단부를 갖는 제1커패시터, 및 상기 제2전압 강압 수단의 제1단부에 접속된 제1단부와 상기 전류 조정 수단의 제1단자에 접속된 제2단부를 갖는 제2커패시터를 구비한다.
바람직한 것으로서, 본 발명의 제7관점에 따르면, 상기 제1부하는 상기 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 전극을 갖는 제1저항 수단을 포함하여서 상기 제1저항 수단의 상기 제어 단자에 나타나는 전압에 응답하여 저항을 변화시키고, 상기 제2부하는 상기 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 제1전류 전극에 접속된 제어 단자를 포함하여서 상기 제2저항 수단의 상기 제어 단자에 나타나는 전압에 응답하여 저항을 변화시킨다.
바람직한 것으로서, 본 발명의 제8관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되는데, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 한 쌍의 신호는 차동으로 증폭되고 반도체 집적 회로에서 미리 결정된 기능 블럭으로 전송된다.
바람직한 것으로서, 본 발명의 제9관점에 따르면, 차동 증폭 회로는 제1전압을 공급하는 제1전원에 접속된 입력 단자와, 동일한 값의 출력 전류를 공급하는 제1 및 제2출력 단자와, 상기 전류 미러 수단의 제1출력 단자에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극과 제2전류 전극을 가지는 제1트랜지스터와, 상기 전류 미러 수단의 제2출력 단자에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극과 제2전류 전극을 가진 제2트랜지스터와, 상기 제1트랜지스터의 제2전류 전극에 접속된 제1단부와 제2단부를 가진 제1전압 강압 수단과, 상기 제2트랜지스터의 제2전류 전극에 접속된 제1단부와 상기 제1전압 강압 수단의 제2단부에 접속된 제2단부를 가진 제2전압 강압 수단과, 제1 및 제2전압 강압 수단의 제2단부에 공통으로 접속된 제1단자와 전류를 조정하기 위하여 제2전압을 공급하는 제2전원에 접속된 제2단자를 가진 전류 조정 수단과, 상기 제1전압 강압 수단의 제1단부에 접속된 제1단부와 상기 전류 조정 수단의 제1단자에 접속된 제2단부를 가진 제1커패시터와, 상기 제2전압 강압 수단의 제1단부에 접속된 제1단부와 상기 전류 조정 수단의 제1단자에 접속된 제2단부를 가진 제2커패시터를 포함한다.
바람직한 것으로, 본 발명의 제10관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제11관점에 따르면, 차동 증폭 회로는, 각각 제1전압을 공급하는 제1전원에 접속된 제1단부와 제2단부를 가진 제1 및 제2부하와, 상기 제1부하의 제2단부에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극과 제2전류 전극을 가진 제1트랜지스터와, 상기 제2부하의 제2단부에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극과 제2전류 전극을 가진 제2트랜지스터와, 상기 제1트랜지스터의 제2전류 전극에 접속된 제1단부와 제2단부를 가진 제1전압 강압 수단과, 상기 제2트랜지스터의 제2전류 전극에 접속된 제1단부와 상기 제1전압 강압 수단의 제2단부에 접속된 제2단부를 가진 제2전압 강압 수단과, 제1 및 제2전압 강압 수단의 제2단부에 공통으로 접속된 제1단자와 전류를 조정하기 위하여 제2전압을 공급하는 제2전원에 접속된 제2단자를 가진 전류 조정 수단과, 상기 제1전압 강압 수단의 제1단부에 접속된 제1단부와 상기 제2전원에 접속된 제2단부를 가진 제1커패시터와, 상기 제2전압 강압 수단의 제1단부에 접속된 제1단부와 상기 제2전원에 접속된 제2단부를 가진 제2커패시터를 포함한다.
바람직한 것으로서, 본 발명의 제12관점에 따르면, 상기 제1부하는 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 제1전류 전극에 접속된 제2단자와 상기 제2트랜지스터의 제1전류 전극에 접속되어 그곳에 나타나는 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제1저항 수단을 포함하고, 상기 제2부하는 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 제1전류 전극에 접속되어 그곳에 나타나는 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제2저항 수단을 포함한다.
바람직한 것으로서, 본 발명의 제13관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제14관점에 따르면, 차동 증폭 회로는, 제1전압을 공급하는 제1전원에 접속된 입력 단자 및 같은 전류 값의 출력 전류를 공급하는 제1 및 제2출력 단자를 가진 전류 미러 수단과, 상기 전류 미러 수단의 제1출력 단자에 접속된 제1전극과 제1입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1트랜지스터와, 상기 전류 미러 수단의 제2출력 단자에 접속된 제1전극과 제2입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제2트랜지스터와, 상기 제1트랜지스터의 제2전류 전극에 접속된 제1단부 및 제2단부를 가진 제1전압 강압 수단과, 상기 제2트랜지스터의 제2전류 전극에 접속된 제1단부와 상기 제1전압 강압 수단의 제2단부에 접속된 제2단부를 가진 제2전압 강압 수단과, 전류를 조정하기 위하여, 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공동으로 접속된 제1단자와 제2전압을 공급하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과, 상기 제1전압 강압 수단에 접속된 제1단부와 상기 제2전원에 접속된 제2단부를 가진 제1커패시터와, 상기 제2전압 강압 수단의 제1단부에 접속된 제1단부와 상기 제2전원에 접속된 제2단부를 가진 제2커패시터를 포함한다.
바람직한 것으로서, 본 발명의 제15관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제16관점에 따르면, 차동 증폭 회로는, 각각 제1전압을 공급하는 제1전원에 접속된 제1단부 및 제2단부를 가진 제1 및 제2부하와, 상기 제1부하의 제2단부에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1트랜지스터와, 상기 제2부하의 제2단부에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제2트랜지스터와, 상기 제1트랜지스터의 제2전류 전극에 접속된 제1전류 전극과 제어 전극과 제2전압을 공급하는 제2전원에 접속된 제2전류 전극을 가진 제3트랜지스터와, 상기 제2트랜지스터의 제2전류 전극에 접속된 제1전류 전극과 제어 전극과 제2전원에 접속된 제2전류 전극을 가진 제4트랜지스터와, 상기 제3트랜지스터의 제1전류 전극에 접속된 제1단부와 상기 제3트랜지스터의 제어 전극에 접속된 제2단부를 가진 제1커패시터와, 상기 제4트랜지스터의 제1전류 전극에 접속된 제1단부와 상기 제4트랜지스터의 제어 전극에 접속된 제2단부를 가진 제2커패시터와, 상기 제3트랜지스터의 제어 전극에 접속된 제1단부와 상기 제1 및 제2전압의 중간 레벨의 제3전압을 공급하는 제3전원에 접속된 제2단부를 가진 제1전압 강압 수단과, 상기 제4트랜지스터의 제어 전극에 접속된 제1단부와 상기 제3전원에 접속된 제2단부를 가진 제2전압 강압 수단을 구비하고, 상기 제1 및 제2신호 사이의 전위차가 증폭되어서 상기 제1 및 제2트랜지스터의 제1전류 전극으로부터 출력된다.
바람직한 것으로서, 본 발명의 제17관점에 따르면, 상기 제1부하는 상기 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자와 상기 제2트랜지스터의 제1전류 전극에 접속된 제어 전극을 가진 제1저항 수단을 포함하여서 상기 제1저항 수단의 제어 단자의 전압에 응답하여 저항을 변경시키고, 상기 제2부하는 상기 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 제1전류 전극에 접속된 제어 전극을 가진 제2저항 수단을 포함하여서 상기 제2저항 수단의 제어 단자의 전압에 응답하여 저항을 변경시킨다.
바람직한 것으로서, 본 발명의 제18관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제19관점에 따르면, 차동 증폭 회로는, 제1전압을 공급하는 제1전원에 접속된 입력 단자 및 같은 전류 값의 출력 전류를 공급하는 제1 및 제2출력단자를 가진 전류 미러 수단과, 상기 전류 미러 수단의 제1출력 단자에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1트랜지스터와, 상기 전류 미러 수단의 제2출력 단자에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제2트랜지스터와, 상기 제1트랜지스터의 제2전류 전극에 접속된 제1전류 전극과 제어 전극과 제2전압을 공급하는 제2전원에 접속된 제2전류 전극을 가진 제3트랜지스터와, 상기 제2트랜지스터의 제2전류 전극에 접속된 제1전류 전극과 제어 전극과 제2전원에 접속된 제2전류 전극을 가진 제4트랜지스터와, 상기 제3트랜지스터의 제1전류 전극에 접속된 제1단부와 상기 제3트랜지스터의 제어 전극에 접속된 제2단부를 가진 제1커패시터와, 상기 제4트랜지스터의 제1전류 전극에 접속된 제1단부와 상기 제4트랜지스터의 제어 전극에 접속된 제2단부를 가진 제2커패시터와, 상기 제3트랜지스터의 제어 전극에 접속된 제1단부와 상기 제1및 제2전압의 중간 레벨의 제3전압을 공급하는 제3전원에 접속된 제2단부를 가진 제1전압 강압 수단과, 상기 제4트랜지스터의 제어 전극에 접속된 제1단부와 상기 제3전원에 접속된 제2단부를 가진 제2전압 강압 수단을 구비한다.
바람직한 것으로서, 본 발명의 제20관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제21관점에 따르면, 차동 증폭 회로는, 각각 제1전압을 공급하는 제1전원에 접속된 제1단부 및 제2단부를 가진 제1 및 제2부하와, 상기 제1부하의 제2단부에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1트랜지스터와, 상기 제2부하의 제2단부에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극 및 제1트랜지스터의 제2전류 전극에 접속된 제2전류 전극을 가진 제2트랜지스터와, 상기 제1 및 제2트랜지스터의 제2전류 전극에 공통으로 접속된 제1전류 전극과 제어 전극과 제2전압을 공급하는 제2전원에 접속된 제2전류 전극을 가진 제3트랜지스터와, 상기 제3트랜지스터의 제1전류 전극에 접속된 제1단부와 상기 제3트랜지스터의 제어 전극에 접속된 제2단부를 가진 커패시터와, 상기 제3트랜지스터의 제어 전극에 접속된 제1단부와 상기 제1 및 제2전압의 중간 레벨의 제3전압을 공급하는 제3전원에 접속된 제2단부를 가진 전압 강압 수단을 구비한다.
바람직한 것으로서, 본 발명의 제22관점에 따르면, 상기 제1부하는 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 제1전류 전극에 접속된 제2단자와 상기 제2트랜지스터의 제1전류 전극에 접속되어 그곳에 나타나는 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제1저항 수단을 포함하고, 상기 제2부하는 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 제1전류 전극에 접속되어 그곳에 나타나는 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제2저항 수단을 포함한다.
바람직한 것으로서, 본 발명의 제23관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제24관점에 따르면, 제1전압을 공급하는 제1전원에 접속된 입력 단자 및 같은 값의 출력 전류를 공급하는 제1 및 제2출력단자를 가진 전류 미러 수단과, 상기 전류 미러 수단의 제1출력 단자에 접속된 제1전류 전극과 제1입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제1트랜지스터와, 상기 전류 미러 수단의 제2출력 단자에 접속된 제1전류 전극과 제2입력 신호를 수신하는 제어 전극 및 제2전류 전극을 가진 제2트랜지스터와, 상기 제1 및 제2트랜지스터의 제2전류 전극에 공통으로 접속된 제1전류 전극과 제어 전극과 제2전압을 공급하는 제2전원에 접속된 제2전류 전극을 가진 제3트랜지스터와, 상기 제3트랜지스터의 제1전류전극에 접속된 제1단부와 상기 제3트랜지스터의 제어 전극에 접속된 제2단부를 가진 커패시터와, 상기 제3트랜지스터의 제어 전극에 접속된 제1단부와 상기 제1 및 제2전압의 중간 레벨의 제3전압을 공급하는 제3전원에 접속된 제2단부를 가진 전압 강압 수단을 구비한다.
바람직한 것으로서, 본 발명의 제25관점에 따르면, 차동 증폭 회로는 반도체 집적 회로에 사용되고, 반도체 집적 회로의 메모리 셀 어레이로부터 읽혀진 신호 쌍은 차동으로 증폭되어서 반도체 집적 회로 안의 미리 결정된 기능 블럭으로 전송된다.
본 발명의 제26관점에 따르면, CMOS 인버터는 반도체 기판 위에 형성되어서 각각 제1 및 제2전압을 공급하는 전원에 접속된 제1 및 제2전원 공급 선과, 반도체 기판 위에 형성되어서 제1전원 공급선에 접속된 소스와 드레인과 입력 신호를 수신하는 게이트를 가진 P채널 전계 효과(field effect) 트랜지스터와, 반도체 기판 위에 형성되어서 제2전원 공급선에 접속된 소스와 상기 P채널 전계 효과 트랜지스터의 드레인에 접속된 드레인과 입력 신호를 수신하는 게이트를 가진 N채널 전계 효과 트랜지스터와, 반도체 기판 위에서 상기 P채널 전계 효과 트랜지스터의 소스에 인접하여 형성되어서 상기 제1전원에 접속된 제1단부와 상기 P채널 전계 효과 트랜지스터의 소스에 접속된 제2단부를 가진 제1커패시터와, 반도체 기판 위에서 상기 N채널 전계 효과 트랜지스터의 소스에 인접하여 형성되어서 상기 제2전원에 접속된 제1단부와 상기 N채널 전계 효과 트랜지스터의 소스에 접속된 제2단부를 가진 제2커패시터를 구비한다.
본 발명의 제27관점에 따르면, 반도체 집적 회로 안에서 펄스폭 변조(pulse width modulation)의 수단에 의해 데이터를 전송하기 위하여 사용되는 펄스폭 변조에 대한 복조 회로(demodulator circuit)는 단일 펄스 신호의 상승 에지를 수신한 시간으로부터 각각 미리 결정된 시간이 지난 후에 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과, 상기 복수개의 샘플링 신호에 대응하여 공급되고 상기 펄스 신호와 상기 샘플링 신호를 함께 수신하며 상기 펄스 신호의 상승 에지를 수신한 다음 샘플링 신호를 수신하기 이전에 상기 펄스 신호의 하강 에지가 수신되었는가를 지시하는 검출신호를 출력하도록 동작하게 되는 복수개의 샘플링 수단과, 샘플링 신호를 수신하기 이전에 상기 펄스 신호의 하강 에지가 수신되었다고 판정하는 상기 복수개의 샘플링 수단 중의 한 샘플링 수단에 의존하는 데이터를 발생하는 인코더(encoder)를 구비한다.
본 발명의 제28관점에 따르면, 샘플링 회로는 제1샘플링 신호를 수신하고 상기 제1샘플링 신호의 반전 논리 값을 출력시키는 인버터와, 상기 인버터의 출력을 수신하는 제어 전극과 제1전원에 접속된 제1전류 전극과 제2전류 전극을 가진 제1도전형의 제1절연 게이트(insulated gate) 트랜지스터와, 상기 인버터의 출력을 수신하는 제어 전극과 제1전류 전극과 상기 제1절연 게이트 트랜지스터의 제2전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제2절연 게이트 트랜지스터와, 샘플링될 신호를 수신하는 제어 전극과 제1전류 전극과 상기 제2절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제3절연 게이트 트랜지스터와, 제2샘플링 신호를 수신하는 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제3절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 제2도전형의 제4절연 게이트 트랜지스터와, 상기 제1절연 게이트 트랜지스터의 제2전류 전극에 접속된 제어 전극과 제1전원에 접속된 제1전류 전극과 제2전류 전극을 가진 제1도전형의 제5절연 게이트 트랜지스터와, 상기 제1샘플링 신호를 수신하는 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제5절연 게이트 트랜지스터의 제2전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제6절연 게이트 트랜지스터와, 상기 제5절연 게이트 트랜지스터의 제2전류 전극에 접속된 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제2절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제7절연 게이트 트랜지스터를 구비한다.
본 발명의 제29관점에 따르면, 반도체 집적 회로 안에서 펄스폭 변조의 수단에 의한 데이터를 전송하기 위하여 사용되는 펄스폭 변조에 대한 복조 회로는, 단일 펄스 신호의 상승 에지를 수신한 시간으로부터 각각 미리 서로 다르게 결정된 시간이 지난 후에 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과, 상기 복수개의 샘플링 신호에 대응 관계로 공급되고 상기 펄스 신호와 상기 샘플링 신호를 함께 수신하며 상기 펄스 신호의 상승 에지를 수신한 다음 샘플링 신호를 수신하기 이전에 상기 펄스 신호의 하강 에지가 수신되었는가를 지시하는 검출 신호를 출력하도록 동작하게 되는 복수개의 샘플링 수단과, 및 샘플링 신호를 수신하기 이전에 상기 펄스 신호의 하강 에지가 수신되었다고 판정하는 상기 복수개의 샘플링 수단 중의 한 샘플링 수단에 의존하는 데이터를 발생하는 인코더(encoder)를 포함하고, 상기 복수개의 샘플링 수단의 각각은 제1샘플링 신호를 수신하고 상기 제1샘플링 신호의 반전 논리를 출력시키는 인버터와, 상기 인버터의 출력을 수신하는 제어 전극과 제1전원에 접속된 제1전류 전극과 제2전류 전극을 가진 제1도전형의 제1절연 게이트(insulated gate) 트랜지스터와, 상기 인버터의 출력을 수신하는 제어 전극과 제1전류 전극과 상기 제1절연 게이트 트랜지스터의 제2전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제2절연 게이트(insulated gate) 트랜지스터와, 샘플링될 신호를 수신하는 제어 전극과 제1전류 전극과 상기 제2절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제3절연 게이트(insulated gate) 트랜지스터와, 제2샘플링 신호를 수신하는 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제3절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 제2도전형의 제4절연 게이트(insulated gate) 트랜지스터와, 상기 제1절연 게이트 트랜지스터의 제2전류 전극에 접속된 제어 전극과 제1전원에 접속된 제1전류 전극과 제2전류 전극을 가진 제1도전형의 제5절연 게이트(insulated gate) 트랜지스터와, 상기 제1샘플링 신호를 수신하는 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제5절연 게이트 트랜지스터의 제2전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제6절연 게이트(insulated gate) 트랜지스터와, 상기 제5절연 게이트 트랜지스터의 제2전류 전극에 접속된 제어 전극과 제2전원에 접속된 제1전류 전극과 상기 제2절연 게이트 트랜지스터의 제1전류 전극에 접속된 제2전류 전극을 가진 제2도전형의 제7절연 게이트(insulated gate) 트랜지스터를 구비한다.
본 발명의 상기 제1,2,4,6,7,9,11,12,14,17 및 22관점에 따른 제1 및 제2전압 강압 수단은 일정한 직류 전류가 흐르는 정상 상태에 있는 제1 및 제2트랜지스터의 전압을 증가시켜서 상기 제1 및 제2트랜지스터에 흐르는 직류 전류를 감소시킨다.
한편, 상기 제1 및 제2커패시터는 상기 제1 및 제2트랜지스터의 출력이 변화할 때 상기 제1 및 제2트랜지스터의 제2전류 전극의 전압을 일정하게 유지하도록 작용하며, 그리하여 상기 제1 및 제2커패시터의 충전 또는 방전 이전의 큰 전류 이득의 유지 작용은 상기 트랜지스터의 출력이 변화될 때 종료된다.
본 발명의 제2,7,12,16,17,19,21 및 22관점에 따른 제3 및 제4트랜지스터는 상기 제1 및 제2트랜지스터가 상기 제1 및 제2트랜지스터에 흐르는 직류 전류를 제한하는 정상상태에 있는 경우 상기 제1 및 제2전압 강압 수단에 의해 그들의 제어 전극에서 제3전압을 수신한다.
한편, 제3 및 제4트랜지스터는 그들의 제어 전극에서 상기 제3전압을 수신하는데 이 전압에는 상기 제3 및 제4트랜지스터의 제1전류 전극에 나타난 전압 변동이 제1 및 제2커패시터에 의해서 가산된다.
본 발명의 제2,7,12,17,22관점에 따른 제1 및 제2저항 수단은 제1트랜지스터가 도통일 때는 상기 제2저항(resistor)수단의 저항(resistance)이 상기 제1저항 수단의 저항보다 작고 제2트랜지스터가 도통일 때는 상기 제1저항(resistor)수단의 저항(resistance)이 상기 제2저항 수단의 저항보다 작은 저항을 갖는다.
그리하여, 상기 제1 및 제2저항 수단은 상기 제1 및 제2트랜지스터 중에서 도통인 한 개에 흐르는 전류를 제한할 수 있고 차동 증폭 회로의 차동 이득을 개선할 수 있다.
본 발명의 제3,5,8,10,13,15,18,20,23 및 25관점에 따른 차동 증폭 회로는 각 쌍의 메모리셀에 관한 전력 소비를 낮은 레벨로 감소시키기 위하여 메모리셀 어레이로부터 읽혀진 데이터 쌍을 차동으로 증폭하기 위하여 사용된다.
일반적으로, 복수개 쌍의 데이터가 서로 다른 쌍의 신호 선을 사용하여 메모리셀 어레이로부터 읽혀지기 때문에, 많은 수의 차동 증폭 회로가 사용되고 전력 소비의 양이 크게 감소된다.
본 발명의 제26관점에 따른 제1 및 제2커패시터는 P채널 전계 효과 트랜지스터가 도통되고 N채널 전계 효과 트랜지스터가 도통되는 신호 천이 동안 소스 전압을 상기 제1 및 제2전원의 전압으로 유지할 수 있다.
이것은 전원 선의 저항에 의한 전계 효과 트랜지스터의 구동 능력의 감소를 완화시킨다.
본 발명의 제27관점에 따른 샘플링 신호 발생 수단에서 출력된 복수개의 샘플링 신호는 상기 펄스 신호의 상승 에지를 수신한 시간부터 각각 다르게 미리 결정된 시간이 경과한 후에 발생된다.
상기 복수개의 샘플링 수단의 출력에 대한 검사는 상기 펄스 신호의 하강 에지 이전에 상기 복수개의 샘플링 수단 중에서 어떤 샘플링 수단이 샘플링 신호를 수신하는가를 결정할 수 있으며, 그리하여 펄스 신호의 상승 에지와 하강 에지 사이의 시간 간격을 비동기적으로 결정한다.
상기 펄스 신호의 펄스폭의 기초가 되는 다른 신호를 인가하지 않고 상기 펄스 신호만이 상기 인코더가 상기 펄스 신호의 펄스폭에 따라서 상기 펄스 신호를 인코딩 하게 한다.
본 발명의 제28관점에 따른 제1절연 게이트 트랜지스터는 상기 제1샘플링 신호에 응답하여 초기에 도통되고 상기 제2전류 전극에서 상기 제1전원의 전압으로 프리챠지(precharge)된다.
그 후, 제1샘플링 신호는 제1절연 게이트 트랜지스터를 차단시키고 제2절연 게이트 트랜지스터를 도통시키며, 제2샘플링 신호는 제4절연 게이트 트랜지스터를 도통시킨다.
이 상태에서, 샘플링될 신호에 응답하여 상기 제3절연 게이트 트랜지스터를 도통시키는 것은 제2전원 전압으로 프리챠지된 상기 제1절연 게이트 트랜지스터의 제2전류 전극을 변화시킨다.
상기 제5절연 게이트 트랜지스터의 제어 전극과 제1전류 전극 사이의 전압이 임계 전압(threshold voltage)보다 낮기 때문에, 상기 제5절연 게이트 트랜지스터는 도통되어서 상기 제1전원의 전압을 상기 제7절연 게이트 트랜지스터의 제어 전극에 인가한다.
그러므로, 상기 제7절연 게이트 트랜지스터는 도통되고, 상기 제1절연 게이트 트랜지스터의 제2전류 전극은 상기 제2전압을 갖는다.
그러나, 상기 제2샘플링 신호에 응답하여 상기 제2절연 게이트 트랜지스터의 차단 상태 동안 상기 제3절연 게이트 트랜지스터가 도통된 경우 상기 제1절연 게이트 트랜지스터의 제2전류 전극은 제1전원의 전압을 유지한다.
그러므로 상기 샘플링 회로의 제1절연 게이트 트랜지스터의 제2전류 전극의 전압은 샘플링될 신호가 상기 제2샘플링 신호에 앞서서 인가되었는가를 결정할 수 있다.
본 발명의 제29관점에 따른 샘플링 수단은 본 발명의 제14관점에 따른 샘플링 회로를 포함하여 펄스의 하강 에지에서 고속으로 샘플링하며, 짧은 펄스폭의 많은 양의 비트 정보를 전송한다.
그러므로 전치 증폭기 회로에 인가된 차동 증폭 회로의 적은 양의 전류 소비, 데이터 버스를 위해 사용된 신호선의 수를 감소시킴으로써 데이터 버스에서 적은 양의 전류 소비 및 데이터 버스의 적은 레이 아웃 면적을 달성하는 것이 본 발명의 목적이다.
본 발명의 이러한 목적과 다른 목적들, 특징, 관점 및 장점들은 도면과 관련지어 취해지는 다음의 상세한 설명으로부터 더 분명하게 될 것이다.
본 발명의 실시예 1에 따른 차동 증폭 회로가 제1,2a, 및 2b도를 참조로 하여 설명된다.
제1도는 본 발명의 실시예 1에 따른 차동 증폭 회로의 회로도이다.
제1도에서, 참조번호 3과 4는, 각각 전원 1에 접속된 제1단부(first end)와 제2단부를 가진 부하를 표시하고; 5는 노드 N1에 접속된 소스와 입력 단자 6에 접속된 게이트와 부하 3의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 7은 노드 N2에 접속된 소스와 입력 단자 8에 접속된 게이트와 부하 4의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 9는 상기 제1노드 N1에 접속된 제1단부와 전원 2에 접속된 제2단부를 가진 저항을 표시하고; 10은 상기 노드 N1에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 11은 상기 노드 N2에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 저항을 표시하고; 12는 상기 노드 N2에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 13은 상기 부하 3의 제2단부에 접속된 출력 단자를 표시하고; 14는 상기 부하 4의 제2단부에 접속된 출력 단자를 표시한다.
상기 부하 3과 4는 저항과 트랜지스터를 포함하는 수동 부하와 정전류원을 구비한 능동 부하 등이다.
작은 크기의 차동 입력 전압 V11과 V12는 각각 입력 단자 6과 8에 공급된다.
출력 전압 Vo1과 Vo2는 각각 출력 단자 13과 14로부터 제공된다.
제1도의 차동 증폭 회로의 동작은 제2a도 및 제2b도의 파형을 참조로 하여 설명된다.
인가된 작은 진폭의 차동 입력 전압 V11과 V12로, 차동 증폭 회로에는 NMOS 트랜지스터 5와 7을 통하여 전류가 흐른다.
NMOS 트랜지스터 5와 7을 통하여 흐르는 전류는 각각 i1과 i2로 표시된다. 저항 9와 10은 상기 NMOS 트랜지스터 5와 7의 소스 전압 VN1과 VN2를 각각 전류와 저항의 곱, 즉 Rxi1과 Rxi2로 상승시키는데, 여기서 R은 저항 9와 11이 저항 값이다.
예를 들어, VH로 일정한 전압인 입력 단자 6의 전압 V11이 VL로 일정한 전압인 입력 단자 8의 전압 V12보다 더 높을 경우, 큰 전류 i1이 상기 NMOS 트랜지스터 5에 흐르고, 작은 전류 i2가 상기 NMOS 트랜지스터 7에 흐른다.
그 후 노드 N1이 전압이 제2a도에 나타낸 것과 같이 노드 N2의 전압보다 더 높다.
소스 전압 VN1은 전압 VN2보다 저항 9에 의한 전압 강압만큼 더 높고, NMOS 트랜지스터 5의 게이트-소스 전압은 낮아진다.
이와 같이, 직류 전류 i1은 입력 전압 VN1과 VN2중의 하나가 높은 전압 VH을 유지하고 다른 하나는 낮은 전압 VL을 유지한다.
입력 전압 V11과 V12의 크기가 제2a도의 시간 t1에서 반전되는 경우, NMOS 트랜지스터 5의 콘덕턴스(conductance)는 감소하고 NMOS 트랜지스터 5를 통하여 흐르는 전류 i1도 감소한다.
한편, NMOS 트랜지스터 7은 커패시터 12로부터 음전하를 받고 저항 11에 의한 전압 강압에 의해서는 영향을 받지 않기 때문에, 노드 N2의 전압은 금방 상승하지 않는다.
이와 같이하여, 신호 천이의 순간에서, 출력 단자 Vo2에 접속된 회로와 장치가 고속으로 구동될 수 있도록 전압 이득이 증가한다.
제2b도에 나타낸 것처럼, 전류 i2는 신호 천이 순간에 큰 피크 값을 갖는다. 노드 N2의 전압은 커패시터 12와 저항 11에 의해서 미리 결정된 시간 동안 점진적으로 증가하고 그 후 주어진 값에서 안정하게 된다.
입력 전압 V12는 미리 결정된 전압 VH가 유지되는 안정한 상태에서 상기 전류를 감소시킬 수 있다.
이런 방식으로, 낮은 전압에 있는 N1 또는 N2에 접속된 커패시터 10 또는 12가 차동 증폭 회로의 고속 동작을 위해서 입력 신호 V11과 V12의 천이 동안 전하를 공급한다.
상기 저항과 커패시터의 값에 의해 미리 결정된 시간의 경과 후에, NMOS 트랜지스터 5와 7의 소스 전압은 저항 9와 11에 의한 전압 강압만큼 높게 유지되고 트랜지스터 5와 7을 통하여 흐르는 작은 직류 전류는 낮아진다.
이것은 작은 양의 전류 소비로 고속 차동 증폭 회로를 이룩한다.
본 발명의 실시예 2에 따른 차동 증폭 회로는 제3도를 참조로 하여 설명된다.
제3도는 본 발명의 실시예 2에 따른 차동 증폭 회로의 회로도이다.
제3도에서, 참조 번호 23과 24는, 각각 상기 전원 1에 접속된 제1단부와 제2단부를 가진 부하를 표시하고; 25는 노드 N3에 접속된 소스와 입력 단자 26에 접속된 게이트와 부하 23의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 27은 노드 N4에 접속된 소스와 입력 단자 28에 접속된 게이트와 부하 24의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 29는 상기 노드 N3에 접속된 제1단부와 제2단부를 가진 저항을 표시하고; 30은 상기 노드 N3에 접속된 제1단부와 저항 29의 제2단부에 접속된 제2단부를 가진 커패시터를 표시하고; 31은 상기 노드 N4에 접속된 제1단부와 상기 저항 29의 제2단부에 접속된 제2단부를 가진 저항을 표시하고; 32는 상기 노드 N4에 접속된 제1단부와 상기 저항 29의 제2단부에 접속된 제2단부를 가진 커패시터를 표시하고; 33은 상기 부하 23의 제2단부에 접속된 출력 단자를 표시하고; 34는 상기 부하 24의 제2단부에 접속된 출력 단자를 표시하고; 35는 저항 29의 제2단부에 접속된 입력 단자와 미리 결정된 전류를 공급하기 위하여 상기 전원 2에 접속된 출력 단자를 가진 정전류원을 표시한다.
부하 23과 24는 저항과 트랜지스터를 포함하는 수동 부하와 정전류원을 구비한 능동 부하 등이다.
입력 전압 V11과 V12는 각각 입력 단자 26과 28에 공급된다.
출력 전압 Vo1과 Vo2는 각각 출력 단자 33과 34로부터 공급된다.
실시예 1과 같은 방법으로, 그런 배열은 입력 전압 V11과 V12가 안정한 경우 전류 i3과 i4에 의해서 노드 N1과 N2의 전압이 증가되게 하고, 그리하여 직류 전류 i3과 i4를 감소시킨다.
입력 전압 V11과 V12중 낮은 것을 수신하는 트랜지스터의 소스에 접속된 커패시터 30 또는 32의 제1 및 제2단부 사이의 작은 전위차는 입력 전압 V11과 V12의 천이 동안 출력 저항 29 또는 31에 의한 전류 억제의 영향을 둔화시키고, 차동 증폭 회로의 전압 이득을 증가시킨다.
이것은 차동 증폭 회로가 출력 단자에 접속된 회로와 소자를 고속으로 구동하게 한다.
본 발명의 실시예 3에 따른 차동 증폭 회로는 제4도를 참조로 하여 설명된다.
제4도는 본 발명의 실시예 3에 따른 차동 증폭 회로의 회로도이다.
제4도에서, 참조 번호 43과 44는, 각각 상기 전원 1에 접속된 제1단부와 제2단부를 가진 부하를 표시하고; 45는 노드 N5에 접속된 소스와 입력 단자 46에 접속된 게이트와 부하 43의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 47은 노드 N6에 접속된 소스와 입력 단자 48에 접속된 게이트와 부하 44의 제2단부에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 49는 상기 노드 N5에 접속된 제1단부와 제2단부를 가진 저항을 표시하고; 50은 상기 노드 N5에 접속된 제1단부와 상기 제2전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 51은 상기 노드 N6에 접속된 제1단부와 상기 저항 49의 제2단부에 접속된 제2단부를 가진 저항을 표시하고; 52는 상기 노드 N6에 접속된 제1단부와 상기 제2전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 53은 상기 부하 43의 제2단부에 접속된 출력 단자를 표시하고; 54는 상기 부하 44의 제2단부에 접속된 출력 단자를 표시하고; 55는 저항 49의 제2단부에 접속된 입력 단자와 미리 결정된 전류를 공급하기 위하여 상기 전원 2에 접속된 출력 단자를 가진 정전류원을 표시한다.
부하 43과 44는 저항과 트랜지스터를 포함하는 수동 부하와 정전류원을 구비한 능동 부하 등이다.
입력 전압 V11과 V12는 각각 입력 단자 46과 48에 공급된다.
출력 전압 Vo1과 Vo2는 각각 출력 단자 53과 54로부터 공급된다.
실시예 1과 같은 방법으로, 그런 배열은 입력 전압 V11과 V12가 안정한 경우 전류 i5와 i6에 의해서 노드 N5와 N6의 전압이 증가되게 하고, 그리하여 직류 전류 i5와 i6을 감소시킨다.
입력 전압 V11과 V12중 낮은 것을 수신하는 트랜지스터의 소스에 접속된 커패시터 50 또는 52의 제2단부가 상기 제2전원 2에 접속되어 있기 때문에, 커패시터 50 또는 52로부터의 직류 전류 공급은 입력 전압 V11과 V12의 천이 동안 상기 저항 49 또는 51에 의한 전류 억제의 영향을 둔화시키고, 차동 증폭 회로의 전압 이득을 증가시킨다.
이것은 차동 증폭 회로가 출력 단자에 접속된 회로와 소자를 고속으로 구동하게 한다.
본 발명의 실시예 4에 따른 차동 증폭 회로는 제5도를 참조로 하여 설명된다.
제5도는 본 발명의 실시예 4에 따른 차동 증폭 회로의 회로도이다.
제5도에서, 참조 번호 61은 상기 전원 1에 접속된 소스와 게이트와 드레인을 가진 PMOS트랜지스터를 표시하고; 62는 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 61의 드레인과 게이트에 접속된 드레인과 게이트를 가진 PMOS 트랜지스터를 표시하고; 63은 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 61과 62의 드레인에 접속된 게이트와 PMOS 트랜지스터 62의 게이트에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 64는 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 63의 드레인에 접속된 게이트와 PMOS 트랜지스터 63의 드레인에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 65는 노드 N7에 접속된 소스와 입력단자 66에 접속된 게이트와 상기 PMOS 트랜지스터 61과 62의 드레인에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 67은 노드 N8에 접속된 소스와 입력단자 68에 접속된 게이트와 상기 PMOS 트랜지스터 63과 64가 드레인에 접속된 드레인을 가진 NMOS 트랜지스터를 표시하고; 69는 노드 N7에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 저항을 표시하고; 70은 노드 N7에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 71은 노드 N8에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 저항을 표시하고; 72는 노드 N8에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 가진 커패시터를 표시하고; 73은 PMOS 트랜지스터 61과 62의 드레인에 접속된 출력 단자를 표시하고; 74는 PMOS 트랜지스터 63과 64의 드레인에 접속된 출력 단자를 표시한다.
실시예 4의 차동 증폭 회로가 실시예 1의 경우와 다른 점은, 부하가 상호 결합된(cross-coupled) PMOS 트랜지스터 62와 63으로 구성된다는 점이다. 이와 같이, 실시예 4의 차동 증폭기는, 실시예 1과는 달리, 전원 1로부터 공급되는 전류를 증가시킴으로써 부하 저항을 변화시킬 수 있다.
예를 들어, 부하를 형성하는 PMOS 트랜지스터 61과 62를 통하여 흐르는 전류가 부하를 형성하는 PMOS 트랜지스터 63과 64를 통하여 흐르는 전류보다 큰 경우, 노드 N7의 전압이 노드 N8의 전압보다 낮다.
이때, 노드 N7의 전압이 감소함에 따라, 노드 N7의 전압과 같은 크기의 PMOS 트랜지스터 63의 게이트 전압이 감소되고, PMOS 트랜지스터 63은 낮은 도통 상태 저항을 갖는다.
그와 동시에, 노드 N8의 전압이 증가함에 따라, 노드 N8의 전압과 같은 크기의 PMOS 트랜지스터 62의 게이트 전압이 감소되고, PMOS 트랜지스터 62는 높은 도통 상태 저항을 갖는다.
이와 같이, PMOS 트랜지스터 62와 63은 노드 N7과 N8 사이의 전위차를 증가시키는 기능을 한다.
그러나, 노드 N7과 N8 사이의 너무 큰 전위차는 차동 증폭 회로의 천이에 너무 많은 시간을 요구한다.
노드 N7과 N8 사이의 너무 큰 전위차를 방지하기 위하여, 트랜지스터 61과 64가 접속된다. 실시예 1과 같은 효과를 제공한다고 가정할 때, 저항 69와 71 및 커패시터 70과 72는 기능면에서 실시예 1의 차동 증폭 회로의 저항 9와 11 및 커패시터 10과 12와 같다.
제30도를 참조하면, 제3도에 나타낸 부하 23과 24는 하나의 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 33에 접속된 드레인과 출력 단자 34에 접속된 게이트를 가진 PMOS 트랜지스터 501; 상기 전원 1에 접속된 소스와 출력 단자 34에 접속된 드레인과 출력 단자 34에 접속된 드레인과 출력 단자 33에 접속된 게이트를 가진 PMOS 트랜지스터 502; 상기 전원 1에 접속된 소스와 출력 단자 33에 접속된 드레인과 출력 단자 33에 접속된 게이트를 가진 PMOS 트랜지스터 503; 및 상기 전원에 접속된 소스와 출력 단자 34에 접속된 드레인과 출력 단자 34에 접속된 게이트를 가진 PMOS 트랜지스터 504를 포함한 것으로서, 이에 의하여 실시예 2 및 실시예 4의 결합된 효과를 제공하게 된다.
제31도를 참조하면, 제4도에 나타낸 부하 43과 44는 하나의 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 53에 접속된 드레인과 출력 단자 54에 접속된 게이트를 가진 PMOS 트랜지스터 505; 상기 전원 1에 접속된 소스와 출력 단자 54에 접속된 드레인과 출력 단자 53에 접속된 게이트를 가진 PMOS 트랜지스터 506, 상기 전원 1에 접속된 소스와 출력 단자 53에 접속된 드레인과 출력 단자 53에 접속된 게이트를 가진 PMOS 트랜지스터 507; 및 상기 전원 1에 접속된 소스와 출력 단자 54에 접속된 드레인과 출력 단자 54에 접속된 게이트를 가진 PMOS 트랜지스터 508을 포함한 것으로서, 이에 의하여 실시예 3 및 실시예 4의 결합된 효과를 제공하게 된다.
본 발명의 실시예 5에 따른 차동 증폭 회로는 제6, 7a 및 7b도를 참조로 하여 설명된다.
제6도는 본 발명의 실시예 5에 따른 차동 증폭 회로의 회로도이다.
전류 미러형(current mirror type) 차동 증폭 회로의 NMOS 트랜지스터 85와 87은, 각각 저항 89와 91 및 커패시터 90과 92가 접속된 소스를 갖는다. PMOS 트랜지스터 81과 82는 전류 미러 부하를 형성한다.
PMOS 트랜지스터 81은 상기 전원 1에 접속된 소스와 게이트와 출력 단자 93에 접속된 드레인을 갖는다.
PMOS 트랜지스터 82는 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 81의 게이트에 접속된 게이트와 상기 PMOS 트랜지스터 81의 게이트에 접속된 드레인을 갖는다.
NMOS 트랜지스터 85는 노드 N9에 접속된 소스와 입력단자 86에 접속된 게이트와 출력 단자 93에 접속된 드레인을 갖는다.
NMOS 트랜지스터 87은 노드 N10에 접속된 소스와 입력단자 88에 접속된 게이트와 PMOS 트랜지스터 82의 드레인에 접속된 드레인을 갖는다.
저항 89는 N9에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 갖는다.
커패시터 90은 노드 N9에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 갖는다.
저항 91은 노드 N10에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 갖는다.
커패시터 92는 노드 N10에 접속된 제1단부와 상기 전원 2에 접속된 제2단부를 갖는다.
입력 전압 V11과 V12는 각각 입력 단자 86과 88에 공급된다.
출력 전압 Vo1은 출력 단자 93으로부터 공급된다.
제6도의 차동 증폭 회로의 동작은 제7a도 및 제7b도의 파형을 참조로 하여 설명된다.
인가된 작은 진폭의 차동 전압 V11과 V12로, 차동 증폭 회로에는 NMOS 트랜지스터 85와 87을 통하여 전류가 흐른다.
NMOS 트랜지스터 85와 87을 통하여 흐르는 전류는 각각 i9와 i10으로 표시된다.
저항 89와 91은 상기 NMOS 트랜지스터의 소스 전압 VN9와 VN10을 각각 전류와 저항의 곱, 즉 Rxi9와 Rxi10만큼 상승시키는데, 여기서 R은 저항 89와 91의 저항값이다.
예를 들어, VH로 일정한 전압이 입력 단자 86의 전압 V11이 VL로 일정한 전압인 입력 단자88의 전압 V12보다 더 높을 경우, 큰 전류 i9가 상기 NMOS 트랜지스터 85에 흐르고, 작은 전류 i10이 상기 NMOS 트랜지스터 87에 흐른다. 그 후 노드 N9의 전압이 제7a도에 나타낸 것과 같이 노드 N10의 전압보다 더 높다.
이와 같이 상기 NMOS 트랜지스터 85에 흐르는 전류 i9가 상기 NMOS 트랜지스터 87에 흐르는 전류 i10보다 더 크다.
PMOS 트랜지스터 81과 82는 전류 미러 부하를 형성하기 때문에, NMOS 트랜지스터 86을 통하여 출력 단자 93으로부터 얻어지는 전류는 PMOS 트랜지스터 81을 통하여 전원으로부터 출력 단자 93으로 공급되는 전류보다 더 크고, 출력 전압 Vo1은 일반적으로 노드 N9의 전압과 같다.
소스 전압 VN9가 VN10보다 저항 89의 전압 강압만큼 더 높고, NMOS 트랜지스터 85의 게이트-소스 전압은 낮아진다.
그리하여, 전류 i9는 입력 전압 V11과 V12중의 하나가 높은 전압 VH을 유지하고 다른 하나는 낮은 전압 VL을 유지하는 안정한 상태로 낮아진다.
입력 전압 V11과 V12의 크기가 제7a도의 시간 t4에서 반전되는 경우, NMOS 트랜지스터 85의 콘덕턴스는 감소하고 NMOS 트랜지스터 85를 통하여 흐르는 전류 i9도 감소한다.
한편, NMOS 트랜지스터 87은 커패시터 92로부터 음전하를 받아서 저항 91에 의한 전압 강압에 의해서는 영향을 받지 않기 때문에, 노드 N10의 전압은 금방 상승하지 않는다.
그리하여, 신호 천이의 순간에서, 전압 이득이 증가하여서 출력 단자 Vo1에 접속된 회로와 장치가 고속으로 구동될 수 있도록 한다.
제7a도의 시간 t4와 t5사이의 신호 천이의 순간에서 전류 i10은 큰 피크 값을 갖는다.
노드 N10의 전압은 커패시터 92와 저항 91에 의해서 미리 결정된 시간 동안 점진적으로 증가하고 전류 i10은 주어진 값으로 안정하게 될 때까지 감소한다.
입력 전압 V12는 미리 결정된 전압 VH가 유지되는 안정한 상태에서 상기 전류를 감소시킬 수 있다.
이런 방식으로, 낮은 전압에 있는 노드 N9 또는 N10에 접속된 커패시터 90 또는 92가 차동 증폭 회로의 고속 동작을 위해서 입력 신호 V11과 V12의 천이 동안 전하를 공급한다.
상기 저항과 커패시터에 의해 미리 결정된 시간의 경과 후에, NMOS 트랜지스터 85와 87의 소스 전압은 저항 89와 91에 의한 전압 강압만큼 증가되고, 전류 i9와 i10은 낮아진다.
이것은 작은 양의 전류 소비로 고속 차동 증폭 회로를 이룩한다.
제32도를 참조로 하면, 제3도에 나타낸 부하 23과 24는 하나의 전류 미러 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 33에 접속된 드레인과 게이트를 가진 PMOS 트랜지스터 509; 상기 전원 1에 접속된 소스와 NMOS 트랜지스터 27의 드레인에 접속된 드레인과 PMOS 트랜지스터 509의 게이트 및 NMOS 트랜지스터 27의 드레인에 접속된 게이트를 가진 PMOS 트랜지스터 510을 포함한 것으로서, 이에 의하여 실시예 2 및 실시예 5의 결합된 효과를 제공하게 된다.
제33도를 참조로 하면, 제4도에 나타낸 부하 43과 44는 하나의 전류 미러 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 53에 접속된 드레인과 게이트를 가진 PMOS 트랜지스터 511; 상기 전원 1에 접속된 소스와 NMOS 트랜지스터 47의 드레인에 접속된 드레인과 PMOS 트랜지스터 511의 게이트 및 NMOS 트랜지스터 47의 드레인에 접속된 게이트를 가진 PMOS 트랜지스터 512를 포함한 것으로서, 이에 의하여 실시예 5 및 실시예 3의 결합된 효과를 제공하게 된다.
본 발명의 제6실시예에 따른 차동 증폭 회로는 제8,9a 및 9b도를 참조로 하여 설명된다.
제8도는 본 발명의 실시예 6에 따른 차동 증폭 회로의 회로도이다.
제8도에서, 참조 번호 103은 상기 전원 1에 접속된 소스와 게이트와 출력 단자 116에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 104는 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 103의 게이트에 접속된 게이트와 상기 PMOS 트랜지스터 103의 게이트에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 105는 상기 PMOS 트랜지스터 103의 드레인에 접속된 드레인과 입력 단자 106에 접속된 게이트와 노드 N11에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 107은 상기 PMOS 트랜지스터 104의 드레인에 접속된 드레인과 입력 단자 108에 접속된 게이트와 노드 N13에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 109는 노드 N11에 접속된 드레인과 N12에 접속된 게이트와 상기 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 110은 노드 N11에 접속된 제1단부와 노드 N12에 접속된 제2단부를 가진 커패시터를 표시하고; 111은 노드 N12에 접속된 제1단부와 기준 전압 VREF를 공급하는 기준 전압 단자 112에 접속된 제2단부를 가진 저항을 표시하고; 113은 노드 N13에 접속된 드레인과 노드 N14에 접속된 게이트와 상기 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 114는 노드 N13에 접속된 제1단부와 노드 N14에 접속된 제2단부를 가진 커패시터를 표시하고; 115는 노드 N14에 접속된 제1단부와 기준 전압 단자 112에 접속된 제2단부를 가진 저항을 표시한다.
입력 전압 V11과 V12는 각각 입력 단자 106과 108에 공급된다.
출력 전압 Vo1은 출력 단자 116으로부터 공급된다.
제8도의 차동 증폭 회로에서, PMOS 트랜지스터 103과 104는 전류 미러를 형성한다.
전류 미러 부하를 포함하는 차동 증폭 회로에서, 전류는 전원 1로부터 PMOS 트랜지스터 103과 NMOS 트랜지스터 105를 통해서 흐르거나 PMOS 트랜지스터 104와 NMOS 트랜지스터 107을 통하여 흐른다.
NMOS 트랜지스터 109와 113은 NMOS 트랜지스터 105 및 107의 소스와 전원 2 사이에 각각 직렬로 접속되어서 입력 전압 V11과 V12는 고정되고 출력 전압 Vo1은 안정한 경우 전류가 증가하는 것을 억제한다.
저항 111과 115를 통하여 NMOS 트랜지스터 109와 113의 게이트에 인가된 기준 전압 VREF는 전원 1로부터의 VDD와 전원 2로부터의 전압 VSS사이의 중간 전압으로 설정된다.
캐패시터 110은 노드 N11과 N12 사이에 접속되고 커패시터 114는 노드 N13과 N14 사이에 접속되어서 노드 N11과 N13에서의 전압 변동을 노드 N12와 N14로 귀환시킨다.
제8도의 차동 증폭 회로 동작은 제9a도 및 제9b도의 파형을 참조로 하여 설명된다.
작은 진폭의 차동 전압 V11과 V12가 시간 t6에서 V12V11로 인가되는 경우, 전압 VDD가 전원 1로부터 공급되어서 출력단자 116을 고 레벨(high level)로 유지한다.
시간 t7에서, 입력 전압 V11은 입력 전압 V12보다 더 높다.
증가하는 입력 전압 V11은 NMOS 트랜지스터 105에 흐르는 전류 i11을 증가시키고, 노드 N11의 전압 VN11은 제9a도에 나타낸 것과 같이 상승하기 시작한다.
노드 N11의 전압 증가에 응답하여, 커패시터 110은 노드 N12의 전압을 기준 전압 VREF로부터 증가시키고, NMOS 트랜지스터 109의 콘덕턴스를 증가시킨다.
NMOS 트랜지스터 109의 콘덕턴스의 증가는 제9b도에 나타낸 것과 같이 NMOS 트랜지스터 105를 통하여 흐르는 전류 i11을 증가시키고, 출력 단자 116으로부터 출력된 전압 Vo1을 낮은 레벨(low level)로 급격히 변화시킨다. 이렇게 하여, 전류 i11과 i13은 증가하고, 전압 이득은 입력 신호 V11과 V12의 천이 동안 증가한다.
따라서, 기준 전압 VREF는 저항 111을 통하여 노드 N12에 인가되기 때문에, 노드 N12의 전압은 제9a도에 나타낸 것과 같이 저항 111의 저항 R과 커패시터 110의 커패시턴스 C의 곱으로 결정되는 정해진 시간의 경과 후에 기준 전압 VREF으로 되돌아가고, NMOS 트랜지스터 109의 콘덕턴스는 시간 t6의 레벨과 같은 레벨로 되돌아간다.
그리하여 전류 i13은 제9b도와 같이 감소한다.
한편, 입력 전압 V12를 수신하는 NMOS 트랜지스터 107에서, 입력 전압 V12가 시간 t7에서 감소하기 시작하는 경우, NMOS 트랜지스터 107의 콘덕턴스는 감소하고 NMOS 트랜지스터 107을 통하여 흐르는 전류 i13은 감소한다.
NMOS 트랜지스터 107을 통하여 흐르는 전류 i13의 감소는 노드 N13의 전압을 감소시킨다.
그러나, 커패시터 114는 노드 N14의 전압을 감소시키고 NMOS 트랜지스터 113의 콘덕턴스를 감소시켜서, 그에 의하여 노드 N13의 전압 강압을 억제한다.
커패시터 114와 저항 115에 의해 미리 결정된 시간의 경과 후에, 전류 i13과 노드 N13의 전압 V13은 제9a 및 9b도에 나타낸 것과 같이 정상 레벨에 도달한다.
그렇게 하여 전류 소비는 증가하여서 입력 신호 V11과 V12의 천이 순간에서만 큰 전압 이득을 제공하게 된다.
천이 이후에는, NMOS 트랜지스터 109와 113은 전류를 감소시켜서 전류 소비를 줄인다.
상술한 것과 같이, 실시예 6의 차동 증폭 회로는 고속 동작을 달성하고 실시예 1과 같이 적은 양의 전류 소비와 고속 동작을 달성한다.
실시예 6에서, NMOS 트랜지스터 109, 커패시터 110, 및 저항 111을 포함하는 회로와 NMOS 트랜지스터 113, 커패시터 114, 및 저항 115를 포함하는 회로는 NMOS 트랜지스터 105와 107에 각각 접속되어서 그곳을 통하여 흐르는 전류를 제어한다.
이 회로들은 제10도에 나타낸 것과 같이 공통 회로로 구성된다.
제10도에서, 참조 번호 123은 상기 전원 1에 접속된 소스와 게이트와 출력 단자 136에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 124는 상기 전원 1에 접속된 소스와 상기 PMOS 트랜지스터 123의 게이트에 접속된 게이트와 상기 PMOS 트랜지스터 103의 게이트에 접속된 드레인을 가진 PMOS 트랜지스터를 표시하고; 125는 상기 PMOS 트랜지스터 123의 드레인에 접속된 드레인과 입력단자 126에 접속된 게이트와 노드 N15에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 127은 상기 PMOS 트랜지스터 124의 드레인에 접속된 드레인과 입력단자 128에 접속된 게이트와 노드 N15에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 129는 노드 N15에 접속된 드레인과 노드 N16에 접속된 게이트와 상기 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 130은 노드 N15에 접속된 제1단부와 노드 N16에 접속된 제2단부를 가진 커패시터를 표시하고; 131은 노드 N15에 접속된 제1단부와 기준 전압 VREF를 공급하는 기준 전압 단자 132에 접속된 제2단부를 가진 저항을 표시한다.
제11도를 참조로 하면, 실시예 6의 전류 미러 부하는 실시예 1에서 예시된 것과 같은 부하로 대체될 수 있으며, 그에 의하여 같은 효과가 제공된다.
제11도에서, 참조 번호 143은 전원 1에 접속된 제1단부와 출력 단자 156에 접속된 제2단부를 가진 부하를 표시하고; 144는 전원 1에 접속된 제1단부와 출력 단자 157에 접속된 제2단부를 가진 부하를 표시하고; 145는 부하 143의 제2단부에 접속된 드레인과 입력 단자 146에 접속된 게이트와 노드 N17에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 147은 부하 144의 제2단부에 접속된 드레인과 입력 단자 148에 접속된 게이트와 노드 N19에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 149는 노드 N17에 접속된 드레인과 노드 N18에 접속된 게이트와 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 150은 노드 N17에 접속된 제1단부와 노드 N18에 접속된 제2단부를 가진 커패시터를 표시하고; 151은 노드 N18에 접속된 제1단부와 기준 전압 VREF를 공급하는 기준 전압 단자 152에 접속된 제2단부를 가진 저항을 표시하고; 153은 노드 N19부에 접속된 드레인과 노드 N10에 접속된 게이트와 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 154는 노드 N19에 접속된 제1단부와 노드 N20에 접속된 제2단부를 가진 커패시터를 표시하고; 155는 노드 N19에 접속된 제1단부와 기준 전압 단자 152에 접속된 제2단부를 가진 저항을 표시한다.
제12도는 공통 레귤레이터(regulator; 조정) 회로를 포함하는 차동 증폭 회로를 예시한 것인데, 여기에는 제11도의 차동 증폭 회로 안에 있는 전류 조정(current regulation)을 위한 회로가 형성되어 있다.
제12도에서, 참조 번호 163은 전원 1에 접속된 제1단부와 출력 단자 176에 접속된 제2단부를 가진 부하를 표시하고; 164는 전원 1에 접속된 제1단부와 출력 단자 177에 접속된 제2단부를 가진 부하를 표시하고; 165는 부하 163의 제2단부에 접속된 드레인과 입력 단자 166에 접속된 게이트와 노드 N21에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 167은 부하 164의 제2단부에 접속된 드레인과 입력 단자 168에 접속된 게이트와 노드 N21에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 169는 노드 N21에 접속된 드레인과 노드 N22에 접속된 게이트와 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 170은 노드 N21에 접속된 제1단부와 노드 N22에 접속된 제2단부를 가진 커패시터를 표시하고; 171은 노드 N22에 접속된 제1단부와 기준 전압 VREF를 공급하는 기준 전압 단자 172에 접속된 제2단부를 가진 저항을 표시한다.
제34도를 참조하면, 제11도의 부하 143과 144는 하나의 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 156에 접속된 드레인과 출력 단자 157에 접속된 게이트를 가진 PMOS 트랜지스터 521; 상기 전원 1에 접속된 소스와 출력 단자 157에 접속된 드레인과 출력 단자 156에 접속된 게이트를 가진 PMOS 트랜지스터 522; 상기 전원 1에 접속된 소스와 출력 단자 156에 접속된 드레인과 출력 단자 156에 접속된 게이트를 가진 PMOS 트랜지스터 523; 및 상기 전원 1에 접속된 소스와 출력 단자 157에 접속된 드레인과 출력 단자 157에 접속된 게이트를 가진 PMOS 트랜지스터 524를 포함한 것으로서, 이에 의하여 실시예 6의 효과와 같은 효과를 제공하게 된다.
제35도를 참조하면, 제12도의 부하 163과 164는 하나의 부하로 대체될 수 있는데, 이 부하는 상기 전원 1에 접속된 소스와 출력 단자 176에 접속된 드레인과 출력 단자 177에 접속된 게이트를 가진 PMOS 트랜지스터 525; 상기 전원 1에 접속된 소스와 출력 단자 177에 접속된 드레인과 출력 단자 176에 접속된 게이트를 가진 PMOS 트랜지스터 526; 상기 전원 1에 접속된 소스와 출력 단자 176에 접속된 드레인과 출력 단자 176에 접속된 게이트를 가진 PMOS 트랜지스터 527; 및 상기 전원 1에 접속된 소스와 출력 단자 177에 접속된 드레인과 출력 단자 177에 접속된 게이트를 가진 PMOS 트랜지스터 528을 포함한 것으로서, 이에 의하면 실시예 6의 효과와 같은 효과를 제공하게 된다.
본 발명의 실시예 7에 따른 CMOS 인버터가 제13a도 및 제13b도를 참조로 하여 설명된다.
제13a도는 본 발명의 실시예 7에 따른 CMOS 인버터의 회로도이다.
제13a도에서, 참조 번호 183은 입력 단자 181에 접속된 게이트와 출력 단자 182에 접속된 드레인과 노드 N23에 접속된 소스를 가진 PMOS 트랜지스터를 표시하고; 184는 입력 단자 181에 접속된 게이트와 출력 단자 182에 접속된 드레인과 노드 N24에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 185는 전원 1로부터 노드 N23으로 전압 VDD를 공급하기 위한 상호 접속선의 저항을 표시하고; 186은 전원 2로부터 노드 N24로 전압 VSS를 공급하기 위한 상호 접속선의 저항을 표시하고; 187은 PMOS 트랜지스터 183의 소스 측에 있는 커패시터를 나타내고; 188은 NMOS 트랜지스터 184의 소스 측에 있는 커패시터를 나타낸다.
일반적으로, 전압은 상호 접속선을 통하여 전원으로부터 반도체 집적 회로의 인버터에 인가된다.
상호 접속선의 반도체 집적 회로 안에서 집적도의 증가에 따라 더 가깝게 배치됨에 따라서, 상호 접속선의 저항이 증가되어, 인버터 출력 변화의 초기 단계에서 인버터의 낮은 구동력을 야기시킨다.
출력 천이의 초기 단계에서 인버터의 구동력을 개선하기 위하여, 실시예 7의 CMOS 인버터는 CMOS 인버터를 형성하는 PMOS 및 NMOS 트랜지스터의 소스 측에 커패시터가 배치되도록 설계된다.
제13b도는 반도체 집적 회로에서 PMOS 트랜지스터 183에 배치된 커패시터 187의 단면도이다.
제14a 및 14b도는 제13a 및 13b도에 나타낸 인버터의 동작을 나타내는 파형도이다.
제14a도의 시간 t10이전에, 인버터는 고 레벨 출력을 공급하고, 전압 VDD는 저항 185와 PMOS 트랜지스터 183을 통하여 출력 단자 182로 인가된다. 저항 185의 출현은 노드 N23의 전압을 감소시킨다.
그리하여, 저 레벨로 향한 인버터 출력 변화의 초기 단계에서(시간 t10로부터 시간 t11까지), 노드 N24는 커패시터 188로부터 전압을 받아들이고 커패시터 방전의 완료 이전에 저항 186의 전압 강압으로 주어진 전압보다 더 낮은 전압을 유지할 수 있다.
커패시터 188의 방전의 완료 후에, 노드 N24의 전압 VN24는 저항 186의 전압 강압에 의해서 상승하도록 영향을 받는다.
CMOS 인버터 출력의 천이의 초기 단계에서, NMOS 트랜지스터 184의 낮은 소스 전압은 출력 단자 182를 통하여 전하가 급격하게 이동될 수 있도록 허용하여, 출력 단자 182의 출력 전압 Vout가 저 레벨로 변화하는데 필요한 시간을 단축시킨다.
같은 방법으로, 저 레벨로부터 고 레벨로 천이하는 동안, 전하는 커패시터 187을 통하여 공급된다.
이것은 CMOS 인버터의 고속 동작을 달성시킨다.
본 발명의 실시예 8에 따른 반도체 집적 회로에서 사용되는 펄스폭 변조를 위한 복조(기) 회로(demodulator circuit)와 샘플링 회로는 제15-26도를 참조로 하여 설명된다.
실시예 8에서 따른 복조(기) 회로는 신호선의 수를 감소시키기 위하여 반도체 집적 회로 안에서 기능 블럭 사이에 데이터 전송을 위한 펄스폭 변조에 사용된다.
예로서, 메모리셀 어레이와 ALU 사이의 데이터 전송이 여기서 논의된다.
제15도는 펄스폭 변조에서 데이터 전송을 위한 메모리셀 어레이와 ALU 사이의 관계를 나타내는 블럭도이다.
제15도에서, 참조 번호 200은 메모리셀 어레이를 표시하고; 201은 메모리셀 어레이 200으로부터 읽혀진 저장 정보를 전송하는 입출력 선쌍 MDn1-MDn2위에 나타나는 신호를 차동적으로 증폭하여 그 증폭된 신호를 출력하는 전치 증폭기(pre-amplifier) 회로를 표시하고; 202는 신호 RB를 출력하도록 출력 B0-Bn의 펄스폭을 변조하기 위하여 전치 증폭기 회로 201로부터 출력 B0-Bn을 수신하는 펄스폭 변조 회로를 표시하고; 203은 신호 RB를 n-비트 데이터 D0-Dn으로 복조하기 위하여 펄스폭 변조 회로 202로부터 신호 RB를 수신하는 복조 회로를 표시하고; 204는 복조 회로 203으로부터 출력된 데이터 D0-Dn에 대한 계산을 수행하는 ALU를 표시한다.
입출력 선쌍 MDn1-MDn2를 통하여 메모리 셀 어레이 200으로부터 읽혀진 n-비트 데이터는 단일 데이터 버스를 통하여 ALU로 전송된다.
입출력 선 쌍 MDn1-MDn2를 통하여 읽혀진 n-비트 작은 진폭의 차동 데이터는 n개의 전치 증폭기 회로 201에 의해서 증폭되고, 증폭된 데이터의 펄스폭은 n-비트 데이터 B0-Bn의 상태에 따라서 펄스폭 변조 회로 202에 의해서 2n의 폭으로 변조된다.
복조 회로 203은 상기 폭-변조된(width-modulated) 펄스를 n-비트 데이터로 복조 시키고, 복조된 출력 데이터 D0-Dn은 ALU 204에 인가된다.
이러한 펄스폭 변조는 반도체 집적 회로 안에서 단일 데이터 버스를 통하여 단번에 n-비트 데이터의 전송을 허용한다.
본 발명의 실시예 7에 따른 복조 회로는 펄스폭 변조를 달성하기 위한 폭변조된 펄스만을 사용하여 복조를 수행할 수 있는데, 이것은 데이터 통신 분야에서 반도체 집적 회로로서 일반적으로 사용되는 것이다.
제15도에 나타낸 각 블럭은 다음과 같다.
간략하게 할 목적으로, 데이터의 수는 블럭의 설명에서 4비트로 제한한다.
제16도는 4비트를 읽고 쓸 수 있는 메모리셀 어레이의 블럭도이다.
제16도에서, 참조 번호 200A는 각 행에 대한 워드 선 WL1-WLn중의 한 개를 활성화시키기 위하여 행 어드레스를 디코딩 하는 X 디코더를 표시하고; 206은 전송 게이트 쌍 TG1-TG32중에서 미리 결정된 한 개를 도통시켜서 각 열에 대한 비트 선 쌍 BL1, ZBL1-BL4,ZBL4중의 한 개를 활성화시키고 열 어드레스를 디코딩하여서 데이터를 메모리셀 어레이 200A의 밖으로 출력시키기 위한 Y 디코더를 표시하고; 207은 1-비트 정보를 저장하기 위한 메모리셀을 표시하고; 208은 상기 비트선 쌍 사이의 전압을 증폭함으로써 메모리셀 207에 저장된 정보를 읽기 위하여 비트 선 쌍 BL1,ZBL1-BL4,ZBL4에 접속된 센스 증폭기를 표시한다.
이렇게 하여, 센스 증폭기 208에 의해서 증폭된 신호 선 쌍 MD1-MD2의 신호는 쌍을 이룬다.
제25도를 참조하면, 메모리셀 어레이 200A에서 X 디코더 205는 시각 t20에서 워드선 WL을 활성화시킨다.
센스 증폭기 208은 메모리셀 207로부터 비트선 BL. ZBL까지의 데이터를 읽는다.
그 후 Y 디코더 206은 전송 게이트 TG1-TG32중에서 필요한 것 하나를 가져와서 입출력 선 MD1-MD32중의 한 쌍에 데이터를 출력하기 위해 도통시킨다.
상기 한 쌍의 입출력 선에 출력된 데이터는 대응하는 전치-증폭기 회로 201에 의해 증폭되고, 신호 Bi는 펄스폭 변조 회로 202에 출력된다.
제17도는 펄스폭 변조 회로의 일 예의 블럭도이다.
제17도에서, 참조 번호 209는 전치 증폭기 회로 201로부터 데이터 B0-B3를 수신하여 신호선 Φ0-Φ15의 하나를 로우로 구동하는 디코더를 나타낸다; 210은, 신호선 Φ0-Φ15의 하나가 로우인 것에 의존하여 그이 입력 단자 IN에서 제공된 신호에 16개의 상이한 지연 시간을 선택적으로 합하여(adding), 그의 출력 단자 OUT에서 그 지연된 신호를 출력하기 위한 신호선 Φ0-Φ15에 접속된 지연-시간-가변 지연 회로를 나타내고; 211은 지연 회로 210의 출력 단자 OUT에 접속된 그의 제1입력 및 제2입력에서 NAND 연산을 실행하는 2-입력 NAND 게이트를 나타내고; 212는 NAND 게이트 211의 제2입력에 출력을 제공하기 위해 그의 제1 및 제2입력에서 NAND 연산을 실행하는 NAND 게이트 211의 출력에 접속된 제1입력을 갖는 NAND 게이트를 나타내고; 213은 그 반전된 논리 값을 출력하기 위해 그 펄스 신호의 출력 시각(타이밍)을 지시하는 신호 ZDBE를 수신하는 인버터를 나타낸다.
214는 상기 인버터 213의 출력에 그 반전된 논리 값을 출력하기 위해 미리 정항 지연 시간을 합하기 위해 직렬로 접속된 홀수개의 인버터를 포함하는 지연 회로를 나타내고; 215는 상기 지연 회로 214의 출력과 상기 인버터 213의 출력에 NAND 연산을 실행하여 NAND 게이트 212의 제2입력에 출력을 제공하는 NAND 게이트를 나타내고; 216은 펄스폭 변조 회로 202A의 신호 RB로서 NAND 게이트 211이 출력의 그 반전된 논리 값을 출력하는 인버터를 나타낸다.
NAND 게이트 211,212는 그의 출력이 NAND 게이트 211로부터 나온 출력인 플립플롭 회로를 형성한다.
제26도를 참조하면, 신호 ZDBE는 시각 t23에서 로우로 되고, 그 후 NAND 게이트 215는 원-숏 트리거 신호를 출력한다.
NAND 게이트 212의 제1입력은, 차례로 로우 레벨 출력을 제공하는 플립플롭 회로를 리셋시키도록 하이로 된다.
그 리셋 후에, NAND 게이트 212의 제1입력은 하이 레벨로 되돌아간다. NAND 게이트212의 제1입력이 로우 레벨로 리셋된 후에, 상기 지연 회로 210은 그의 입력 단자 IN에서, 신호선 Φ0-Φ15에 의해 결정된 그 미리 정한 지연 시간 후에 그의 출력 단자 OUT에서 하이에서 로우로 그 레벨을 변화시키기 위하여 상기 플립플롭의 출력에 대한 하이-로우 천이를 수신한다.
이는 상기 플립플롭 회로의 출력을 그 로우 레벨로부터 그 하이 레벨로 다시 변화시킨다.
상기 플립플롭 회로가 그 로우 레벨 출력을 제공하는 것에 대한 시간 간격, 즉, 펄스폭은, 그 데이터 값을 나타낸다.
그 펄스폭은 제26도에 나타낸 시각 t23후의 신호 RB의 펄스의 상승 에지와 시각 t24에서 그의 펄스의 하강 에지 사이의 시간 간격이다.
상기 디코더 209의 구성은 제18도를 참조하여 이하에서 논의된다.
제18도에서, 참조 번호 220-223은 그 수신된 데이터 B0-B3의 반전된 논리 값을 출력하는 인버터를 나타내고; 224-238은 신호선을 나타내고; 239는 각각 프리챠지 신호 PREa를 수신하는 게이트, 신호선 224-238의 하나에 접속된 드레인, 신호선 224-238을 프리챠지용 전원에 접속된 소스를 갖는 PMOS 트랜지스터를 나타내고; Tr1-Tr60은, 각각의 데이터 B0-B3또는 그의 반전된 논리 값 중의 한 개를 수신하는 게이트, 접지 전압을 제공하는 전원에 접속된 소스 및 신호선 224-238 중의 한 개에 접속된 드레인을 가진 NMOS 트랜지스터를 나타내고; 240-244는 상기 신호선 224,225,226,237,238에 접속된 입력 단자와 신호선 Φ0-Φ2,Φ14,Φ15에 접속된 출력 단자를 가진 인버터를 나타낸다.
비록 표시되지 않았지만, 디코더 209는 상기 신호선 227-236에 접속된 인버터를 부가하여 포함한다.
예를 들어, 신호선 224는 그의 게이트가 각각 데이터 B0-B3을 수신하는 트랜지스터 Tr1,Tr16,Tr31,Tr46의 드레인에 접속된다.
이들 데이터 모두가 로우 레벨로 됨에 따라, 신호선 224는 하이이고, 제25도에 나타낸 것과 같이 디코더 209가 전치 증폭기 회로 201로부터 출력 Bi를 수신한 후에 인버터 240은 신호선 Φ0에 로우 레벨 출력을 제공한다. 신호선 225는 Tr2에 접속되어 그의 게이트에서 데이터 B0의 반전된 논리 값을 수신하고 트랜지스터 Tr17,Tr32,Tr47에 접속되어 그들의 게이트에서 데이터 B1-B3을 수신한다.
그리하여, 상기 데이터 B0이 하이이고 데이터 B3-B3이 로우일 때 상기 신호선 Φ1에 로우 레벨 신호가 출력된다.
이런 식으로, 데이터 B0-B3이 트랜지스터 Tr1-Tr60의 게이트 접속의 조합에 의해 디코드될 수도 있다.
제19도를 참조하여, 지연 회로 210의 구조가 이하에서 설명된다.
제19도에서, 참조 번호 250은 직렬로 접속된 홀수개의 인버터로 구성된 인버터 그룹을 나타내고, 그의 출력에 상기 그룹에서 마지막 인버터가 상기 출력 단자 OUT에 접속되고; 251은 상기 그룹 250의 제1인버터의 입력 단자에 접속된 출력, 그 입력 단자 IN에 접속된 제1입력 및 제2입력을 갖는 NOR 게이트를 나타내고; 252는 상기 NOR 게이트 251의 제2입력에 접속된 출력, 상기 신호선 Φ0에 접속된 제1입력, 및 제2입력을 갖는 AND 게이트를 나타내고; 253은 직렬로 접속된 홀수개의 인버터로 구성된 인버터 그룹을 나타내고, 상기 그룹에서 마지막 인버터는 그의 출력에서 상기 AND 게이트 252의 제2입력과 접속된다; 254는 상기 그룹 253의 제1인버터의 입력에 접속된 출력, 그 입력 단자 IN에 접속된 제1입력, 및 제2입력을 갖는 NOR 게이트를 나타내고; 255는 상기 NOR 게이트 254의 제2입력에 접속된 출력, 신호선 Φ1에 접속된 제1입력, 및 제2입력을 갖는 AND 게이트를 나타내고; 256은 직렬로 접속된 홀수개의 인버터로 구성되어, 그 그룹에서 마지막 인버터가 그의 출력에 AND 게이트 255의 제2입력에 접속된 인버터 그룹을 나타낸다.
신호선 Φ1에 접속된 AND 게이트 255, NOR 게이트 254, 및 그 인버터 그룹 253과 같은 배열이 신호선 Φ2-Φ14에 대하여 반복적으로 제공되고, 마지막 신호선 Φ15는 그 입력 단자 IN에 접속된 제1입력을 갖는 NOR 게이트 257의 제2입력단자에 직접 접속된다.
상기 입력 단자 IN이 로우가 될 때, NOR 게이트 251,254,257 등의 제1입력은 하이에서 로우로 변화한다.
로우 레벨에 있는 제2입력 단자로 인해, 상기 NOR 게이트 251,254,257 등은 그의 제2입력이 하이로 될 때까지 하이 레벨 신호를 출력한다.
신호선 Φ0-Φ15중의 하나가 로우이므로, 로우 레벨에 있는 신호선 Φ0-Φ14에 접속된 AND 게이트 252,255 등의 어느 하나 또는 신호선 Φ15는 로우이다. 그 로우 레벨 출력에 대한 지연 시간, 그 출력 단자 OUT와 그 로우 레벨의 신호선 사이에 접속된 게이트의 수에 대응하여 더 길어지게 된다.
예를 들어, 신호선 Φ1이 로우라고 가정된다.
그의 제1입력에 신호선 Φ1과 접속된 AND 게이트 255는 그 제2입력의 값에 무관하게 그 로우 레벨 출력을 제공한다.
AND 게이트 255의 상기 로우 출력은 NOR 게이트 254의 제1 및 제2입력을 로우가 되게 하여, NOR 게이트 254의 출력을 하이 레벨로 변화시킨다.
상기 NOR 게이트 254로부터 나온 출력은 인버터 그룹 253에 의해 지연되고 그 후 AND 게이트 252의 제2입력에 인가된다.
상기 AND 게이트 252의 제1입력에 접속된 신호선 Φ0이 하이임으로, AND 게이트 252의 출력은 그 제2입력에서의 하이-로우 천이에 응답하여 로우 레벨로 변화한다.
AND 게이트 252의 이러한 변화 때문에, NOR 게이트 251의 제1 및 제2입력은 둘 다 로우이고 NOR 게이트 251은 하이 레벨 출력을 제공한다.
상기 NOR 게이트 251로부터 나온 하이 레벨 출력은 지연되고 상기 인버터 그룹 250에 의해서 반전되며, 그 출력 단자 OUT는 로우 레벨 출력을 제공한다.
제20-24도를 참조하여 수신기 측의 복조 회로의 구성이 이하에서 설명된다.
제20도는 4-비트 정보를 갖는 펄스폭 변조 신호 RB를 복조하기 위한 복조 회로의 블럭도이다.
제20도에서, 참조 문자 203A는 4-비트 정보를 갖는 펄스폭 변조 신호 RB 복조용 복조 회로를 나타낸다.
참조 번호 260은 상기 신호 RB를 수신하는 인버터를 나타낸다; 261은 상기 인버터 260의 출력에 접속된 제1입력, 제2입력, 및 출력은 갖는 NAND 게이트를 나타낸다; 262는 NMOS 게이트 261의 출력에 접속된 제1입력, 제2입력, NAND 게이트 261의 제2입력에 접속된 출력을 갖는 NAND 게이트를 나타내고; 263은 NAND 게이트 262의 출력에 접속된 입력 단자 IN, NAND 게이트 262의 제2입력에 접속된 출력 단자 OUT, 및 상기 입력 단자 IN에서 로우 레벨 입력이 수신될 때 각 미리 정한 지연 시간 후에 로우 레벨 신호를 출력하기 위한 신호 단자 S0-S15를 가진 지연 회로를 나타내고; 2641-26415는 2개의 상이한 신호 Si-1-Si의 하강 에지 사이의 시간 간격 동안에 입력 데이터 ZBR을 샘플링하여 그들의 출력 단자 Q에서 그 샘플된 결과를 출력하는 샘플링 회로를 나타내고; 265는 그 샘플링 회로 2641-26415로부터 나온 출력 Q0-Q15에 응답하는 데이터 D0-D3을 출력하기 위한 인코더를 나타낸다.
상기 NAND 게이트 261,262는 인버터 260으로부터 나온 출력 및 지연 회로 263의 출력 단자 OUT로부터 나온 출력을 수납하여 동작하는 플립플롭을 형성한다.
일반적으로, 메모리셀 어레이 200A와 ALU 204A는 넓은 공간을 차지하고 있어서 그 데이터 버스 상의 많은 양의 배선 지연을 일으켜서, 그 결과 그 수신기 측에 둔한 파형을 발생한다.
그 데이터 버스를 통하여 상기 인버터 260에 인가된 그 둔한 파형을 갖는 펄스 신호는 상기 인버터 260에 의해 상기 신호 ZBR로 수정된다.
그 펄스 신호가 없는 경우에, 상기 플립플롭 회로의 출력은 상기 인버터 260으로부터 나온 로우 레벨 출력에 응답하여 하이로 유지된다.
제26도에서 t23이래 짧은 시간이 경과한 후 상기 신호선을 통한 펄스 신호 RB의 수납에 따라, 상기 인버터 260은 로우인 신호 ZBR를 출력한다.
이 때에, 그 하이 레벨 신호가 지연 회로 263의 출력 단자 OUT로부터 NAND 게이트 262의 제2입력에 인가되므로, 상기 플립플롭 회로의 출력은 하이에서 로우로 변화한다.
상기 지연 회로 263은 각각의 상이한 시간이 경과한 후 그 입력 단자 IN에서의 로우 레벨에 응답하여 그 신호 단자 S0-S15에서 로우 레벨 신호를 출력한다.
예를 들어, 제26도의 시각 t26에서 신호 단자 S0으로부터 로우 레벨 신호가 출력되고, 시각 t27에서 신호 단자 S2로부터 로우 레벨 신호가 출력된다.
각 샘플링 회로 2641-26415는 지연 회로 263의 입력 단자 IN에 인가된 신호 SB와 상기 지연 신호 263의 신호 단자 S0-S15로부터 출력된 신호 2개를 수신한다.
예를 들면, 샘플링 회로 2641은 상기 신호 SB와 그 신호 단자 S0으로부터의 출력을 수신한다.
상기 인버터 260으로부터의 출력이 모든 샘플링 회로 2641-26415의 그 샘플링 신호 입력 단자에 인가된다.
각 샘플링 회로 2641-26415는, 단자 Si-1에서의 그 신호의 하강 에지와 단자 Si에서의 그 신호의 하강 에지 사이의 시간 간격 동안에 상기 샘플링 신호 입력 단자 ZBR에 인가된 신호가 로우로부터 하이로 변화하는 지의 여부에 의존하여 그의 출력 Q를 결정한다.
즉, 각 샘플링 회로로부터 나온 출력 Q는 그 샘플링 신호 입력 단자 ZBR가 하이일 때 로우이고, 그의 시간에는 하이이다.
상기 신호 SB와 지연 회로 263의 신호 단자 S0-S15로부터의 출력이 순차적으로 하이에서 로우로 변화한다.
그리하여, 인버터 260으로부터 나온 출력이 로우에서 하이로 다시 변경하는 시각은 지연 회로 263의 신호 단자 S0-S15로부터 나온 출력과 신호 SB의 2개의 연속적인 사이의 시간 간격 내에 존재한다.
상기 인코더 265는, 샘플링 회로 2641-26415의 첨자의 상향 순서로 그 로우 레벨 신호를 출력하는 샘플링 회로 2641-26415의 마지막 것에 의존하여 상이한 데이터 D0-D3을 산출한다.
예를 들어, 상기 지연 회로 263의 신호 단자 S0과 S1에서 그 신호들의 하강 에지 사이의 시간 간격 동안에 상기 인버터 260으로부터 나온 출력 ZBR가 하이에서 로우로 되돌아가는 펄스폭의 경우, 상기 샘플링 회로 2641-26415로부터 나온 출력 Q0,Q1,Q2,Q3,...Q15는(1,0,0,...0)이다.
샘플링 회로 2641-26415로부터 나온 출력의 수납에 따라 상기 인코더 265로부터 나온 출력 데이터 D0,D1,D2,D3은 (0,0,0,0)이다.
상기 지연 회로 263의 신호 단자 S1과 S2에서의 그 신호들의 하강 에지 사이의 시간 간격 동안에 상기 인버터 260으로부터 나온 출력 ZBR가 하이 레벨로 되돌아가는 펄스폭의 경우, 상기 샘플링 회로 2641-26415로부터 나온 Q0,Q1,Q2,Q3,...Q15는 (1,1,0,...0)이다.
샘플링 회로 2641-26415로부터 나온 출력의 수납에 따라 상기 인코더 265로부터 나온 출력 데이터 D0,D1,D2,D3는 (1,0,0,0)이다.
상기 지연 회로 263의 신호 단자 S1에서의 그 신호의 하강 에지 후에 상기 인버터 260으로부터 나온 출력 ZBR가 하이 레벨로 되돌아가는 펄스폭의 경우, 상기 샘플링 회로 2641-26415로부터 나온 출력 Q0,Q1,Q2,Q3,...Q15는 (1,1,1,...1)이다.
샘플링 회로 2641-26415로부터 나온 출력의 수납에 따라 상기 인코더 265로부터 나온 출력 데이터 D0,D1,D2,D3은 (1,1,1,1)이다.
제21도를 참조하여, 상기 지연 회로 263이 구성이 이하에서 설명된다. 제21도는 본 발명의 실시예 8에 따른 복조 회로를 구성하는 지연 회로의 회로도이다.
제21도에서, 참조 번호 270-273은 신호 단지 S0-S2및 S15와 입력에 접속된 출력을 갖는 인버터를 포함하고; 274-277은 상기 입력 단자 IN에 접속된 제1입력, 제2입력, 및 상기 인버터 270-273의 입력에 접속된 출력을 가진 NOR 게이트를 표시하고; 278은 직렬로 접속된 짝수개의 인버터로 구성되고, 상기 그룹에서 제1인버터는 그의 입력이 상기 입력 단자 IN과 접속되어 있는 인버터 그룹을 표시하고; 279는 직렬로 접수된 홀수개의 인버터로 구성되고, 상기 그룹에서 제1인버터는 그의 입력이 상기 NOR 게이트 274의 출력에 접속되어 있고, 상기 그룹에서 마지막 인버터는 그의 출력을 NOR 게이트 275의 제2입력에 접속시킨 인버터 그룹을 표시하고; 280은 직렬로 접속된 홀수개의 인버터로 구성되고, 상기 그룹에서 제1인버터는 그이 입력이 상기 NOR 게이트 275의 출력에 접속되어 있고, 상기 그룹에서 마지막 인버터는 그의 출력을 NOR 게이트 276의 제2입력에 접속시킨 인버터 그룹을 표시하고; 281은 직렬로 접속된 홀수개의 인버터로 구성되고, 상기 그룹에서 제1인버터는 그의 입력이 상기 NOR 게이트 277의 출력에 접속되어 있고, 상기 그룹에서 마지막 인버터는 그의 출력을 그 출력 단자 OUT에 접속시킨 인버터 그룹을 표시한다.
비록 NOR 게이트 276과 NOR 게이트 277 사이에 회로가 필요 없더라도, 지연 회로 263은 신호 단자 S3-S14에 접속된 인버터, 인버터 그룹, 및 신호 단자 S1,S2에 접속된 인버터 271,272와 유사하게 접속된 NOR 게이트, 상기 인버터 271,272의 입력들 사이에 접속된 인버터 그룹 280, 및 NOR 게이트 276을 포함한다.
NOR 게이트 274-277은 그들의 제1입력과 제2입력이 둘 다 로우일 때 하이 레벨 신호를 출력한다.
상기 하이 레벨 신호는 인버터 270-273에 의해 반전되어 신호 단자 S0-S15에서 그 반전된 신호를 차례로 출력한다.
그리하여, 상기 입력 단자 IN에서의 그 신호의 하강 에지와 제2입력에서의 그 신호의 하강 에지 사이의 시간 간격은 그 지연 시간에 상응한다.
그 지연 시간은 그 인버터 그룹 278-280안의 인버터의 수에 의해 결정된다.
예를 들면, 상기 신호 단자 S0으로부터의 로우 레벨 출력은 인버터 그룹 278에서의 지연을 포함하고, 신호 단자 S1로부터의 로우 레벨 출력은 인버터 그룹 279 내의 지연을 부가하여 포함한다.
상기 출력 단자 OUT로부터 나온 로우 레벨 출력 인버터 그룹 281에서의 지연을 부가하여 포함한다.
제22도를 참조하여, 상기 샘플링 회로의 구성이 설명된다.
제22도는 본 발명의 실시예 8에 따른 복조 회로를 구성하는 샘플링 회로의 회로도이다.
제22도에서, 참조 번호 290은 신호 Si-1을 수신하는 입력과, 출력을 갖는 인버터를 표시하고; 291은 그 전원 전압 VDD을 제공하는 전원 1에 접속된 소스, 인버터 290의 출력에 접속된 게이트, 및 드레인을 가진 PMOS 트랜지스터를 표시하고; 292는 PMOS 트랜지스터 291의 그 드레인에 접속된 드레인, 상기 인버터 290의 출력에 접속된 게이트, 및 소스를 가진 NMOS 트랜지스터를 표시하고; 293은 PMOS 트랜지스터 291과 NMOS 트랜지스터292의 드레인에 접속된 게이트, 전원 1에 접속된 소스, 및 드레인을 가진 PMOS 트랜지스터를 나타내고, 294는 접지 전압 VSS를 제공하는 전원 2에 접속된 소스, PMOS 트랜지스터 293의 그 드레인에 접속된 드레인, 및 신호 Si-1을 수신하는 게이트를 가진 NMOS 트랜지스터를 표시하고; 295는 상기 신호 ZBR를 수신하는 게이트, NMOS 트랜지스터 292의 소스에 접속된 드레인, 및 소스를 가진 NMOS 트랜지스터를 나타내고; 296은 NMOS 트랜지스터 295의 그 소스에 접속된 드레인, 신호 Si를 수신하는 게이트, 및 전원 2에 접속된 소스를 가진 NMOS 트랜지스터를 표시하고; 297은 NMOS 트랜지스터 292의 그 소스에 접속된 드레인, 전원 2에 접속된 소스, 및 PMOS 트랜지스터 293의 드레인에 접속된 게이트를 가진 NMOS 트랜지스터를 표시한다.
PMOS 트랜지스터 291 및 NMOS 트랜지스터 292의 드레인은 신호 Qi를 출력한다.
제22도의 샘플링 회로의 동작이 제23도의 파형도를 참조하여 논의될 것이다.
신호 Si-1이 하이인 한편, 인버터 290은 로우 레벨 신호를 출력하므로, 상기 PMOS 트랜지스터 291은 도통되고 노드 N30의 전압은 하이 레벨로 프리챠지된다.
NMOS 트랜지스터는 차단되고 PMOS 트랜지스터 293은, NMOS 트랜지스터 297의 게이트가 로우로 유지되도록 차단된다.
이 때에, 신호 ZBR은 로우이고, 신호 Si는 하이이고, NMOS 트랜지스터 296은 도통이지만 NMOS 트랜지스터 295는 차단된다.
제23도에 나타낸 것과 같이 PMOS 트랜지스터 291을 도통시키고 NMOS 트랜지스터 292를 도통시키는 시각 t15에서의 신호 Si-1의 하강 에지와 시각 t15에서의 신호 Si의 하강 에지 사이의 시간 간격 동안에 신호 ZBR이 하이로 되면, 신호 Si의 하이 레벨 때문에 상기 트랜지스터 296은 도통되고 NMOS 트랜지스터 295는 상기 신호 ZBR의 상기 로우-하이 전위에 의해 도통된다. 이러한 변화는 출력 Qi를 로우 레벨로 변화시킨다.
그리하여, 노드 N30의 전압이 PMOS 트랜지스터 293이 임계 전압보다 더 낮은 레벨로 감소할 때, 상기 PMOS 트랜지스터 293은 도통되고, NMOS 트랜지스터 297의 게이트 전압은 전원 1의 전압 VDD가 된다.
이는 NMOS 트랜지스터 297을 도통시키고, 노드 N30의 전압은 전원 2의 전압 VSS가 된다.
신호 Si-1,Si이 로우가 됨으로써, PMOS 트랜지스터 291과 NMOS 트랜지스터 296이 차단되고 NMOS 트랜지스터 292는 도통된다.
상기 NMOS 트랜지스터 294는 차단된다.
도통 상태인 PMOS 트랜지스터 293은 전압 VDD가 전원 1로부터 NMOS 트랜지스터 297의 게이트로 공급되게 하여 상기 NMOS 트랜지스터 297을 차단상태로 유지시킨다.
노드 N30으로부터 NMOS 트랜지스터 292를 통하여 어떤 전하도 인출되지 않으므로, 노드 N30의 전압은 하이로 유지된다.
제22도의 샘플링 회로는, 신호 Si-1의 하강 에지와 신호 Si의 하강 에지 사이의 시간 간격 동안 데이터 ZBR이 하이로 유지되는지의 여부에 의존하여 로우 또는 하이 레벨 신호를 출력한다.
제22도의 샘플링 회로는 신호 ZBR이 하이일 때 프리챠지된 노드 N30으로부터 전하를 인출하여, 고속으로 동작하도록 설계된다.
그러므로, 신호 Si의 하강 에지와 신호 Si-1의 하강 에지 사이의 시간 간격이 짧으면 상기 샘플링 회로는 충분히 동작한다.
이는 상기 샘플링 회로가 짧은 펄스폭을 갖는 반도체 집적 회로에 적용되어 고속으로 동작하게 한다.
상기 인코더의 구성은 제24도를 참조하여 이하에서 설명된다.
제24도에서, 참조 번호 3001-30015는 그 샘플링 회로로부터 출력 신호 Q0-Q15중에서 2개의 인접한 신호, 예를 들어, 출력 신호 Q0,Q1의 배타적(Exclusive)-OR를 출력하는 배타적-OR 게이트를 표시하고; Tr71-Tr74는 각각 드레인, 그 배타적-OR 게이트 3001의 출력에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시하고; Tr75-Tr77은 각각 드레인, 그 배타적-OR 게이트 3002의 출력에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시하고; Tr78-Tr80은 각각 드레인, 그 배타적-OR 게이트 3003의 출력에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시하고; Tr81-Tr82는 각각 드레인, 그 배타적-OR 게이트 30024의 출력에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시하고; Tr83는 드레인, 그 배타적-OR 게이트 30014에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시하고; Tr84는 드레인, 그 배타적-OR 게이트 30015에 접속된 게이트, 및 접지된 소스를 가진 NMOS 트랜지스터를 표시한다.
표시되지는 않았지만, 상기 인코더는 그 출력 신호 Q5,Q6-Q13, 및 Q14를 처리하기 위한 배타적-OR 게이트, 및 상기 배타적-OR 게이트의 출력에 접속된 게이트를 가진 NMOS 트랜지스터를 부가하여 포함한다.
참조 번호 302는 직렬로 접속된 짝수개의 인버터로 구성되고, 그룹에서 제1인버터가 그의 입력에서 신호 SB를 수신하는 인버터 그룹을 표시하고; 301은 신호 SB를 직접 수신하는 제1입력, 인버터 그룹 302의 마지막 인버터의 출력에 접속된 제2입력, 및 그의 상기 제1 및 제2입력의 NAND 연산의 결과를 제공하는 출력을 가진 NAND 게이트를 표시하고; 309는 상기 NMOS 트랜지스터 Tr71,Tr75,Tr78,Tr81등의 그 드레인에 접속된 신호선을 표시하고; 310은 상기 NMOS 트랜지스터 Tr72,Tr76,Tr79,Tr82등의 그 드레인에 접속된 신호선을 표시하고; 311은 상기 NMOS 트랜지스터 Tr73,Tr77,Tr83등의 그 드레인에 접속된 신호선을 표시하고; 312는 상기 NMOS 트랜지스터 Tr74,Tr80,Tr84등의 그 드레인에 접속된 신호선을 표시하고; 303은 상기 신호선 309-312에 접속된 드레인, 전원에 접속된 소스, 및 상기 NAND 게이트 301의 출력에 접속된 게이트를 가진 PMOS 트랜지스터를 표시하고; 305-308은 데이터 D0-D3을 출력하기 위하여 상기 신호 SB의 상승 에지에서 그 신호선 309-312 위의 신호를 래치하기 위한 플립플롭 회로를 표시한다.
상기 신호 SB가 하이로 갈 때, NAND 게이트 301의 제1입력은 즉시 하이 레벨로 변화한다.
그러나, 인버터 그룹 302에 의해 지연된 신호 SB는 NAND 게이트 301의 제2입력에 인가된다.
그리하여, 상기 NAND 게이트 301은 상기 신호 SB의 로우-하이 천이로부터 인버터 그룹 302에서 그 천이시간 만큼 지연된 로우 레벨을 제공한다. 상기 NAND 게이트의 그 하이-로우 천이의 수납에 대응하여 상기 PMOS 트랜지스터 303이 도통되므로, 상기 신호선 309-312는 프리챠지된다.
상기 프리챠지 후, 그 출력 신호 Q0-Q15중에서 2개의 인접한 신호의 상이한 논리 값을 수신하는 배타적-OR 게이트 3001-30015중의 적어도 하나 만이 하이가 된다.
상기 배타적-OR 게이트의 하이 레벨 출력을 수신하는 게이트를 가진 NMOS 트랜지스터만이 도통된다.
상술한 NMOS 트랜지스터에 접속된 상기 신호선 309-312 중의 적어도 하나는 로우로 된다.
상기 신호 SB가 로우에서 하이로 변화할 때 상기 신호선 309-312의 접압 레벨은 그 플립플롭 회로 305-308에 의해서 래치된다.
인버터 그룹 302에서 그 지연 시간의 부가(addition) 때문에 그 데이터가 그 플립플롭 회로에 의해서 래치된 후 프리챠지용 신호 PREb는 로우가 된다.
이런 식으로, 신호 Q0-Q15는 NMOS트랜지스터 Tr71-Tr84의 배열에 의해 인코드(encode)된다.
실시예 1-실시예 7의 차동 증폭 회로는, 실시예 8의 펄스폭 변조에서 사용된 전치 증폭기 회로 201에 적용될 수 있고, 그럼으로써 그 데이터 버스 내의 신호선의 수를 작아지게 하고 복수개의 입력선쌍으로부터 읽혀진 데이터를 증폭하는 데에 드는 전류를 감소시킨다.
실시예 1-실시예 6의 차동 증폭 회로는 제27도에 나타낸 다른 기능 블럭으로서 사용되는 ALU 410과 그 메모리셀 어레이 사이의 데이터 전송용 전치 증폭기 회로 4021-402n에 적용될 수도 있고, 그에 의해 전력 소비가 줄어든다.
본 발명이 상세히 설명되고 예시되었지만, 상기의 설명은 모든 관점에서 예시적인 것이며 제한적인 것은 아니다.
그러므로, 본 발명의 청구범위로부터 이탈하지 않고서 여러 가지 수정 및 변화가 고안될 수 있다는 것이 이해된다.

Claims (29)

  1. 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및 제2부하와; 상기 제1부하의 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부와, 제2전압을 제공하는 제2전원에 접속된 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부와, 상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1전압 강압 수단에 병렬로 접속된 제1커패시터; 및 상기 제2전압 강압 수단에 병렬로 접속된 제2커패시터를 구비하고, 상기 제1신호와 제2신호 사이의 전위차가 증폭되어 상기 제1 및 제2트랜지스터의 상기 제1전류 전극으로부터 출력되는 것을 특징으로 하는 차동 증폭 회로.
  2. 제1항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자와 상기 제2트랜지스터의 상기 제1전류 전극에 접속되어서 그곳에 나타난 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 상기 제1전류 전극에 접속되어서 그곳에 나타난 전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제2저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  3. 제1항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송되는 것을 특징으로 하는 차동 증폭 회로.
  4. 차동 증폭 회로에 있어서; 제1전압을 공급하는 제1전원에 접속된 입력 단자와, 같은 값의 출력 전류를 제공하는 제1 및 제2출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1출력 단자에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2전압을 제공하는 제2전원에 접속된 제2단부를 갖는 제1전압 강압 회로와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 회로와; 상기 제1전압 강압 수단과 병렬로 접속된 제1커패시터; 및 상기 제2전압 강압 수단과 병렬로 접속된 제2커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
  5. 제4항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송되는 것을 특징으로 하는 차동 증폭 회로.
  6. 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1전원에 접속된 제1단부, 및 제2단부를 갖는 제1부하 및 제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단자 및 제2전압을 제공하는 제2전원에 접속된 제2단자를 가지며, 전류를 조정하는 전류 조정 수단(current regulating means)과; 상기 제1전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 제1단자에 접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부와, 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제2커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
  7. 제6항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 그의 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 그의 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  8. 제6항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  9. 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1전원에 접속된 입력 단자, 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1출력 단자에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단부 및 전류를 조정하기 위한 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
  10. 제9항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  11. 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및 제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단부 및 전류를 조정하기 위해 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
  12. 제11항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1의 저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  13. 제11항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  14. 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원에 접속된 입력 단자와, 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1의 출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1의 트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단자 및 전류를 조정하기 위해 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제1의 커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
  15. 제14항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호는 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  16. 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및 제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 상기 제2전원에 접속된 제2전류 전극을 갖는 제4트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제1의 커패시터와; 상기 제4트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제2의 커패시터와; 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 제1전압 강압 수단; 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제1단부와, 상기 제3전원에 접속된 제2단부를 갖는 제2전압 강압 수단을 구비하고, 상기 제1신호와 제2신호 사이의 전위차가 증폭되어 상기 제1 및 제2트랜지스터의 상기 제1전류 전극으로부터 출력되는 것을 특징으로 하는 차동 증폭 회로.
  17. 제16항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1의 저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  18. 제16항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  19. 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원에 접속된 입력 단자와, 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1의 출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1의 트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 상기 제2전원에 접속된 제2전류 전극을 갖는 제4트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제1의 커패시터와; 상기 제4트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제2의 커패시터와; 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 제1전압 강압 수단; 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제1단부와, 상기 제3전원에 접속된 제2단부를 갖는 제2전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
  20. 제19항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  21. 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및 제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1 및 제2트랜지스터의 상기 제2전류 전극에 공통으로 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 커패시터; 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
  22. 제21항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에서 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  23. 제21항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  24. 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원을 접속된 입력 단자, 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단과; 상기 전류 미러 수단의 상기 제1의 출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1 및 제2트랜지스터의 상기 제2전류 전극에 공통으로 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 커패시터; 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
  25. 제24항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
  26. CMOS 인버터에 있어서; 반도체 기판 위에 형성되고 제1 및 제2전압을 제공하는 전원에 각각 접속된 제1 및 제2전원 선과; 상기 반도체 기판 위에 형성되고 상기 제1전원 선에 접속된 소스, 드레인, 및 입력 신호를 수신하는 게이트를 갖는 P채널 전계효과 트랜지스터와; 상기 반도체 기판 위에 형성되고 상기 제2전원 선에 접속된 소스, 상기 P채널 전계 효과 트랜지스터의 드레인에 접속된 드레인, 상기 입력 신호를 수신하는 게이트를 갖는 N채널 전계 효과 트랜지스터와; 상기 P채널 전계 효과 트랜지스터의 상기 소스에 인접하여 상기 반도체 기판 위에 형성되고 상기 제1전원에 접속된 제1단부와 상기 P채널 전계 효과 트랜지스터의 상기 소스에 접속된 제2단부를 갖는 제1커패시터; 및 상기 N채널 전계 효과 트랜지스터의 상기 소스에 인접하여 상기 반도체 기판 위에 형성되고 상기 제2전원에 접속된 제1단부와 상기 N채널 전계 효과 트랜지스터의 상기 소스에 접속된 제2단부를 갖는 제2커패시터를 구비함을 특징으로 하는 CMOS 인버터.
  27. 펄스폭 변조 처리 수단에 의해서 반도체 집적 회로 내의 데이터 전송에 사용되는 펄스폭 변조용 복조 회로에 있어서; 각각 다르게 미리 결정된 시간이 경과된 후 펄스 신호의 상승 에지의 수납아래 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과; 상기 복수개의 샘플링 신호에 대응 관계로 제공되고 그와 관련된 상기 샘플링 신호 및 상기 펄스 신호를 수신하며, 상기 샘플링 신호의 수납 이전에 상기 펄스 신호의 하강 에지가 수신되는지의 여부를 지시하는 검출 신호를 출력하도록 상기 펄스 신호의 상기 상승 에지의 수납 후에 동작 가능한 복수개의 샘플링 수단; 및 상기 샘플링 신호의 수납 이전에 상기 펄스 신호의 상기 하강 에지가 수신되는가를 상기 복수개의 샘플링 수단 중에서 어떤 샘플링 수단이 판정하는가에 의존하는 데이터를 발생하기 위한 인코더를 구비함을 특징으로 하는 펄스폭 변조용 복조 회로.
  28. 샘플링 회로에 있어서; 제1샘플링 회로를 수납하여 상기 제1샘플링 신호의 반전 논리 값을 출력하는 인버터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 제1도전형의 제1절연 게이트 트랜지스터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전류 전극 및 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제2절연 게이트 트랜지스터와; 샘플링될 신호를 수신하는 제어 전극, 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류전극을 갖는 상기 제2도전형의 제3절연 게이트 트랜지스터와; 제2샘플링 신호를 수신하는 제어 전극, 제2전원에 접속된 제1전류 전극, 및 상기 제3절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 상기 제2도전형의 제4절연 게이트 트랜지스터와; 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 상기 제1도전형의 제5절연 게이트 트랜지스터와; 상기 제1샘플링 신호를 수신하는 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제6절연 게이트 트랜지스터; 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제7절연 게이트 트랜지스터를 구비함을 특징으로 하는 샘플링 회로.
  29. 펄스폭 변조 처리의 수단에 의한 반도체 집적 회로 내의 데이터 전송에 사용되는 펄스폭 변조용 복조 회로에 있어서, 상기 복조 회로는; 펄스 신호의 상승 에지의 수납 시간으로부터 각각 상이하게 미리 결정된 시간이 경과한 후 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과; 상기 복수개의 샘플링 신호에 대응하는 관계로 제공되고 그와 관련된 상기 샘플링 신호 및 펄스 신호를 수신하며, 상기 펄스 신호의 하강 에지가 상기 샘플링 신호의 수납 이전에 수신되는지의 여부를 지시하는 검출 신호를 출력하도록 상기 펄스 신호의 그 상승 에지의 수납 후에 동작 가능한 복수개의 샘플링 수단; 및 상기 복수개의 샘플링 수단 중에서, 상기 펄스 신호의 그 하강 에지가 상기 샘플링 신호의 수납 이전에 수신된 것인지를 판정하는 샘플링 수단에 의존하는 데이터를 발생하기 위한 인코더를 구비하고, 상기 복수개의 샘플링 수단의 각각은; 상기 복수개의 샘플링 신호에 포함된 제1샘플링 신호를 수신하여 상기 제1샘플링 신호의 반전 논리 값을 출력하는 인버터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 제1도전형의 제1절연 게이트 트랜지스터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전류 전극, 및 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제2절연 게이트 트랜지스터와; 샘플링될 신호를 수신하는 제어 전극, 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제3절연 게이트 트랜지스터와; 상기 복수개의 샘플링 신호에 포함된 제2샘플링 신호를 수신하는 제어 전극, 제2전원에 접속된 제1전류 전극, 및 상기 제3절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제4절연 게이트 트랜지스터와; 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 그 제1도전형의 제5절연 게이트 트랜지스터와; 상기 제1샘플링 신호를 수신하는 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제6절연 게이트 트랜지스터; 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제7절연 게이트 트랜지스터를 포함하는 것을 특징으로 하는 펄스폭 변조용 복조 회로.
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