KR960025728A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는, 승압 회로와, 메모리 셀 어레이 MCA1, MCA2와, 센스 앰프 회로S/A와, 전송 게이트 회로(Q4, Q5, Q9, Q10)와, 이퀄라이즈 회로(Q1, Q2, Q3, Q6, Q7, Q8)로 구성되고, 메모리 셀 어레이 MCA1, MCA2 중 어떤 메모리 셀도 선택되어 있지 않을 때에는 MOS 트랜지스터 Q4∼Q8의 게이트에는 각각 승압 전위 VPP를 인가하는 제어 회로를 구비한다.
본 발명을 사용함으로써, 승압 회로 출력단에 접속하는 디커플링 커패시터의 용량을 작게 설정하는 일이 가능하게 되어, 칩 면적이 삭감에도 기여한다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 요부를 나타낸 반도체 기억 장치의 회로도 및 그동작 설명도, 제2도는 제1도의 요부 및 제어 회로를 더욱 상세하게 도시한 반도체 기억 장치의 회로도, 제3도는 본 발명의 실시예의 전체 회로 구성도.

Claims (16)

  1. 승압 전위를 발생하는 승압 회로(VPPGEN), 제1의 비트선 쌍(BLL, /BLL)을 포함하는 제1의 메모리 셀 어레이(MCA1), 제2의 비트선 쌍(BLR, /BLR)을 포함하는 제2의 메모리 셀 어레이(MCA2), 센스 앰프 회로(S/A), 상기 제1의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제1의 전송 게이트 회로(Q4, Q5), 상기 제2의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제2의 전송 게이트 회로(Q9, Q10), 상기 제1의 비트선 쌍을 이퀄라이즈하는 트랜지스터를 갖는 제1의 이퀄라이즈 회로(Q1, Q2, Q3), 상기 제2의 비트선 쌍을 이퀄라이즈하는트랜지스터를 갖는 제2의 이퀄라이즈 회로(Q6, Q7, Q8), 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않을 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트 및 상기 제1 및 제2의 이퀄라이즈회로 내의 트랜지스터의 게이트에 각각 상기 승압 전위를 인가하는 제어 회로(221, 222)를 구비하는 것을 특징으로 하는반도체 기억 장치.
  2. 제1항에 있어서, 상기 제어회로는, 더욱더 상기 제1의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각접지 전위를 인가함과 동시에 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 승압 전위를 인가하고, 상기 제2의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 접지 전위를 인가함과 동시에 상기 제1의 이퀄라이즈 회로 내의 트랜지스터의 게이트 및 상기 제2의 이퀄라이즈 회로 내의트랜지스터의 게이트에 각각 승압 전위를 인가하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 및 제2의 메모리 셀 어레이에는 각각 제1 및 제2의 워드선 구동 회로(24)가 접속되어 있고, 이 제1 및 제2의 워드선 구동 회로는 상기 승압 전압에 의해 동작을 하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1 및 제2의 워드선 구동 회로는 각각 제1 및 제2의 로우 디코드 히로(23)의 선택신호에 따라 제어되고, 이 제1 및 제2의 로우 디코드 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체기억 장치.
  5. 제1항에 있어서, 상기 제어 회로는 적어도 상기 제1의 메모리 셀 어레이를 선택하는 제1의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제1의 레벨 시프트 회로(201), 상기 제2의 메모리 셀 어레이를 선택하는제2의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제2의 레벨 시프트 회로(202)를 구비하고, 이 제1및 제2의 레벨 시프트 회로의 전원에 상기 승압 전위가 사용되고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제어 회로는 더욱더, 상기 제1 및 제2의 레벨 시프트 회로에 각각 접속된 제1 및 제2의 구동 회로(211, 212)를 구비하고, 이 제1 및 제2의 구동 회로는 상기 승압 전위를 전원으로서 사용하고 상기 제1 및제2의 메모리 셀 어레이의 어떤 메모리도 선택되어 있지 않은 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트 및 상기 제1 및 제2의 이퀄라이즈 회로 내의 트랜지스터의 게이트를 승압 전위로 구동하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 승압 회로의 출력에는 용량 소자(DC)가 접속되어 있는 것을 특징으로 하는 반도체기억 장치.
  8. 제1항에 있어서, 상기 승압 회로는 외부에서 입력되는 전위를 강압(降壓)하고 다시 이것을 승압하여 상기승압 전위를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
  9. 승압 전위를 발생하는 승압 회로(VPPGEN), 제1의 비트선 쌍(BLL, /BLL)을 포함하는 제1의 메모리셀 어레이(MCA1), 제2의 비트선 쌍(BLR, /BLR)을 포함하는 제2의 메모리 셀 어레이(MCA2), 센스 앰프 회로(S/A), 상기 제1의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제1의 전송 게이트 회로(Q4, Q5), 상기 제2의 비트선 쌍과 상기 센스 앰프 회로를 접속하는 한쌍의 트랜지스터를 갖는 제2의 전송 게이트 회로(Q9, Q10), 상기 제1 및 제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않은 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 각각 상기 승압 전위를 인가하는 제어 회로(221, 222)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제어 회로는, 더욱더 상기 제1의 메모리 셀 어레이 중의 메모리 셀을 선택할 때는 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 접지 전위를 인가함과 동시에 상기 제1의 전송 게이트 회로 내의 트랜지스터의 게이트에 승압 전위를 인가하고, 상기 제2의 메모리 셀 어레이 중의 메모리 셀을 선택할 때에는 상기 제1의 전송 게이트 회로 내의 트랜짓터의 게이트에 접지 전위를 인가함과 동시에 상기 제2의 전송 게이트 회로 내의 트랜지스터의 게이트에 승압 전위를 인가하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제1 및 제2의 메모리 셀 어레이에는 각각 제1 및 제2의 워드선 구동 회로(24)가 접속되어 있고, 이 제1 및 제2의 워드선 구동 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2의 워드선 구동 회로는 각각 제1 및 제2의 로우 디코드 회로(23)의 선택 신호에 따라 제어되고, 이 제1 및 제2의 로우 디코드 회로는 상기 승압 전위에 의해 동작하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제어 회로는 상기 제1의 메모리 셀 어레이를 선택하는 제1의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제1의 레벨 시프트 회로(201), 상기 제2의 메모리 셀 어레이를 선택하는 제2의 선택 신호의 진폭 레벨을 상기 승압 전위의 레벨로 시프트하는 제2의 레벨 시프트 히로(202)를 구비하고, 이 제1 및 제2의 레벨 시프트 회로의 전원에 상기 승압 전위가 사용되고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 제어 회로는 더욱더, 상기 제1 및 제2의 레벨 시프트 회로에 각각 접속된 제1 및 제2의 구동회로(211, 212)를 구비하고, 이 제1 및 제2의 구동 호로는 상기 승압 전위를 전원으로서 사용하고 상기 제1 및제2의 메모리 셀 어레이의 어떤 메모리 셀도 선택되어 있지 않을 때에는 상기 제1 및 제2의 전송 게이트 회로 내의 트랜지스터의 게이트를 승압 전위로 구동하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제9항에 있어서, 상기 승압 회로의 출력에는 용량 소자(DC)에 접속되어 있는 것을 특징으로 하는 반도체기억 장치.
  16. 제9항에 있어서, 상기 승압 회로는 외부에서 입력된 전위를 강압하고 다시 이것을 승압하여 상기 승압 전위를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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