KR100518230B1 - 메모리 장치의 감지 증폭기용 구동전압 드라이버 - Google Patents

메모리 장치의 감지 증폭기용 구동전압 드라이버 Download PDF

Info

Publication number
KR100518230B1
KR100518230B1 KR10-2003-0038751A KR20030038751A KR100518230B1 KR 100518230 B1 KR100518230 B1 KR 100518230B1 KR 20030038751 A KR20030038751 A KR 20030038751A KR 100518230 B1 KR100518230 B1 KR 100518230B1
Authority
KR
South Korea
Prior art keywords
voltage
sense amplifier
core
driver
voltage level
Prior art date
Application number
KR10-2003-0038751A
Other languages
English (en)
Other versions
KR20040108018A (ko
Inventor
강창석
강상희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0038751A priority Critical patent/KR100518230B1/ko
Priority to TW092130456A priority patent/TWI258149B/zh
Priority to US10/699,722 priority patent/US6879197B2/en
Priority to CNB2003101232845A priority patent/CN100466100C/zh
Publication of KR20040108018A publication Critical patent/KR20040108018A/ko
Application granted granted Critical
Publication of KR100518230B1 publication Critical patent/KR100518230B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 감지 증폭기를 구동하는 코아전압의 구동 능력을 개선시킨 감지 증폭기용 구동 전압 드라이버에 관한 것이다.
본 발명에 따른 메모리 장치의 감지 증폭기용 구동 전압 드라이버는 감지 증폭기의 구동전압으로 사용되는 일정 전압을 구동전압 노드로 출력하는 구동전압 드라이버, 공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 1 코아전압 레벨 업 수단,공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 2 코아전압 레벨 업 수단을 포함하며, 제 1 및 제 2 코아전압 레벨 업 수단이 순차적으로 턴온되어 상기 감지 증폭기에 연결되어 있는 구동전압 노드의 전압 레벨을 공급전압 수준으로 상승시킨다.
본 발명의 감지 증폭기용 구동 전압 드라이버를 사용하는 경우, 감지 증폭기의 구동 능력을 개선시킬 수 있고, 짧은 시간내에 감지 증폭 동작을 수행할 수 있다. 또한, 순차적으로 턴온되는 제 1 및 제 2 코아전압 레벨 업 수단을 이용하여 감지 증폭기에 인가되는 구동전압인 코아전압을 상승시킴으로써 파워 노이즈를 감소시킬 수 있다. 또한, 본 발명의 감지 증폭기용 구동 전압 드라이버를 뱅크별로 설치함으로써 파워 소모를 줄일 수 있다.

Description

메모리 장치의 감지 증폭기용 구동전압 드라이버{A driving voltage driver for sense amplifier of memory device}
본 발명은 메모리 장치의 감지 증폭기에 사용되는 구동 전압 드라이버에 관한 것으로, 특히 감지 증폭기를 구동하는 코아전압의 구동 능력을 개선시킨 감지 증폭기용 구동 전압 드라이버에 관한 것이다.
주지된 바와같이, DRAM, SDRAM, DDR SDRAM 등과 같은 메모리 장치에서 메모리 셀에 저장된 데이터를 읽어내기 위해서는 먼저 워드라인을 인에이블시켜 메모리 셀에 저장된 전하를 비트라인으로 이동시킨 다음, 비트라인(B/L, /B/L)간의 미소 전하차이를 감지하여 증폭하는 감지 증폭기를 이용하여 예컨대 비트라인의 전위 레벨은 하이 전위 레벨로 천이시키고, 비트라인바의 전위 레벨은 로우 전위 레벨로 천이시키는 과정이 전개된다.
이때, 비트라인간의 전위차가 빨리 벌어질수록 데이타 출력버퍼를 통한 데이타 출력시간이 짧아져 메모리 장치의 고속 동작이 가능한 바, 비트라인간의 전위차를 짧은 시간내에 확대하기 위해서는 감지 증폭기의 구동 전압을 일정시간 동안(즉, 센싱 동작중) 고전압으로 유지시킬 필요가 있다. 통상, 감지 증폭기를 구동하는 전압은 코아전압(통상, 메모리 셀에 저장된 데이타가 하이 레벨인 경우의 전압값과 동일함)으로서, 코아전압은 코아 전압 드라이버로부터 발생된다.
도 1 은 코아전압 드라이버(101)와 감지 증폭기의 관계를 도시한 것으로, 도시된 바와같이, 감지 증폭기는 코아전압(VCORE)을 구동전압으로 사용하고 있다. 여기서, 코아전압 드라이버(101)는 메모리 장치의 주변 영역(100)에 위치하는 것이 일반적이며, 감지 증폭기는 메모리 장치의 코아 영역(120)에 위치하는 것이 일반적이다. 참고로, 코아 영역(120)은 메모리 셀 어레이를 포함하는 영역을 의미하며, 주변 영역(100)은 코아 영역(120)을 제외한 부분을 의미한다.
도 1 에 도시된 회로의 동작은 도 2 를 참조하여 설명하기로 한다.
도 2 는 도 1 에 도시된 회로의 동작 파형도이다.
도 2 에서, VDD 는 외부 공급전압을 나타내고, VCORE 는 코아전압 드라이버의 출력전압을 나타내고, VBLP 는 비트라인 프리차지 전압을 나타낸다. 또한, ACTIVE 는 워드라인이 인에이블시키는 신호을 나타내고, S/A enable 는 감지 증폭기를 인에이블시키는 신호이다.
도 2 에 도시된 바와같이, 종래의 경우에는 인에이블된 감지 증폭기에 의하여 비트라인간의 전압차가 증가되는 도중에, 일시적으로 비트라인의 전압이 소정 전압 다운된 다음 다시 상승하는 현상이 있었다. 이는 결과적으로 센싱 동작의 시간 지연을 초래하였다.
도 3 은 도 1 에 도시된 종래의 회로에서 초래되는 문제점을 해결하기 위하여 구현된 회로로서, 코아전압을 레벨 업시키기 위한 코아전압 레벨 업 드라이버(301, 302)를 구비하고 있다. 코아전압 레벨 업은 코아전압 레벨 업 수단(302)에서 이루어지며, 나머지 회로는 도 1 의 경우와 동일하다. 도 3 에서, 주변 영역(300)에 위치한 코아전압 레벨 업 드라이버는 코아전압 드라이버(301)와 코아전압 레벨 업 수단(302)으로 구성되며, 코아 영역(320)에는 감지 증폭기는 위치한다.
도시된 바와같이, 코아전압 레벨 업 수단(302)은 전원전압(VDD)과 코아전압 드라이버의 출력노드(n1) 사이에 S/A enable 신호에 의하여 턴온/오프되는 PMOS 트랜지스터로 이루어져 있다.
도 3 에 도시된 회로의 동작은 도 4 를 참조하여 설명하기로 한다.
도 4 는 도 3 에 도시된 회로의 동작 파형도이다.
도시된 바와같이, 감지 증폭 동작중에 S/A enable 신호에 의하여 도 3 의 PMOS 트랜지스터가 턴온되면, 노드(n1)에는 VDD 전압이 인가된다. 이 경우, 도 4 에서 알 수 있는 바와같이, 감지 증폭 동작중에 발생하던 비트라인전압의 일시적 전압 하강을 방지할 수 있다(참고로, 도 4 에서, 구간(a)는 도 3 의 코아전압 레벨 업 수단(302)이 동작하는 구간을 나타낸다).
그러나, 도 3과 도 4 의 경우, 감지 증폭기 동작 직후의 짧은 시간 동안에 코아전압을 오버 드라이빙하여야 하므로 파워 소모가 커지는 문제점이 있다. 또한, 이 경우, 파워 기울기(power slope)에 따른 파워 노이즈가 발생되어 안정성이 떨어지고 이 때문에 웨이퍼의 수율이 저하될 수도 있다.
다음, 도 5 는 종래의 메모리 뱅크에 사용되는 코아전압 레벨 업 드라이버의 배치 관계를 도시하는 도면이다. 여기서, 코아전압 레벨 업 드라이버(510, 511)는 도 3 에 도시된 코아전압 레벨 업 드라이버를 의미한다. 도시된 바와같이, 2 개의 뱅크(501, 503)는 하나의 코아전압 레벨 업 드라이버(510)를 공유하고 있다. 마찬가지로, 2 개의 뱅크(502, 504)는 하나의 코아전압 레벨 업 드라이버(511)를 공유하고 있다.
그런데, 도 5의 경우, 예컨대, 하나의 뱅크(501)만 구동되는 경우에도, 코아전압 레벨 업 드라이버(510)에 의하여 2 개의 뱅크가 구동되어 파워 소모가 크다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 감지 증폭기의 동작시 초래되는 파워 소모와 파워 노이즈를 방지하고 감지 증폭기의 구동력을 강화시킬 수 있는 메모리 장치의 감지 증폭기용 구동전압 드라이버인 코아전압 레벨 업 드라이버를 제공하고자 한다.
본 발명에 따른 메모리 장치의 감지 증폭기용 구동 전압 드라이버는 감지 증폭기의 구동전압으로 사용되는 일정 전압을 구동전압 노드로 출력하는 코아전압 드라이버, 공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 1 코아전압 레벨 업 수단,공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 2 코아전압 레벨 업 수단을 포함하며, 제 1 및 제 2 코아전압 레벨 업 수단이 순차적으로 턴온되어 상기 감지 증폭기에 연결되어 있는 구동전압 노드의 전압 레벨을 공급전압 수준으로 상승시킨다.
본 발명에서, 제 1 코아전압 레벨 업 수단은 제 1 트랜지스터로 이루어지고, 상기 제 2 코아전압 레벨 업 수단은 제 2 트랜지스터로 이루어지며, 제 1 코아전압 레벨 업 수단은 뱅크 액티브 신호에 의하여 인에이블되며, 제 2 코아전압 레벨 업 수단은 감지 증폭기 인에이블 신호에 의하여 인에이블된다.
또한, 본 발명에서, 제 1 트랜지스터의 사이즈는 상기 제 2 트랜지스터의 사이즈보다 작은 것이 바람직하다.
본 발명에서, 제 1 코아전압 레벨 업 수단이 인에이블되는 경우, 구동전압 드라이버의 동작은 차단된다. 또한, 본 발명의 메모리 장치의 감지 증폭기용 구동 전압 드라이버는 메모리 장치내에 있는 뱅크별로 배치된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 6 은 본 발명에 따른 메모리 장치의 감지 증폭기용 구동전압 드라이버인 코아전압 레벨 업 드라이버와 감지 증폭기와의 배치를 도시한다.
도 6 에서, 코아전압 레벨 업 드라이버는 코아전압 드라이버(601)와 제 1 코아전압 레벨 업 수단(602)와 제 2 코아전압 레벨 업 수단(603)을 포함하며, 주변 영역(600)에 위치한다. 감지 증폭기는 코아 영역(620)내에 위치한다.
코아전압 드라이버(601)는 일정 전압(예컨대, 1.8V)의 코아전압을 노드(N1)로 출력하며, 도 1 과 도 3 의 코아전압 드라이버와 구조 및 기능면에서 동일하다.
제 1 코아전압 레벨 업 수단(602)는 공급전압(VDD)과 노드(N1)사이에 연결된 PMOS 트랜지스터(P1)으로 이루어지며, 뱅크 액티브 신호(BANK ACTIVE)에 의하여 턴온/오프된다.
제 2 코아전압 레벨 업 수단(603)는 공급전압(VDD)과 노드(N1)사이에 연결된 PMOS 트랜지스터(P2)으로 이루어지며, 감지 증폭기 인에이블 신호(S/A enable)에 의하여 턴온/오프된다.
본 발명에 있어서, 제 1 코아전압 레벨 업 수단(602)의 PMOS 트랜지스터(P1)의 사이즈는 제 2 코아전압 레벨 업 수단(603)의 PMOS 트랜지스터(P2)의 사이즈보다 작도록 만드는 것이 바람직하다, 여기서, 사이즈는 W/L 비를 의미한다.
도 6 에 도시된 회로의 동작은 도 7 을 참조하여 설명하기로 한다.
도 7 은 도 6 에 도시된 회로의 동작 파형도이다.
도시된 바와같이, 워드라인을 인에이블시키기 위한 ACTIVE 신호가 인가된 경우, 코아전압 드라이버(601)에 의하여 노드(N1)은 하이 레벨 전압(예컨대, 약 1.8V)을 유지한다.
다음, 뱅크 액티브 신호(BANK ACTIVE)가 인가되어 제 1 코아전압 레벨 업 수단(602)이 인에이블되는 경우, 코아전압 드라이버(601)의 동작은 디스에이블되고,노드(N1)의 전압은 공급전압(VDD)에 의하여 점점 상승하게 된다. 구간(a1)는 도 6 의 제 1 코아전압 레벨 업 수단(602)이 동작하는 구간을 나타낸다. 제 1 코아전압 레벨 업 수단(602)의 PMOS 트랜지스터(P1)의 사이즈는 작게 만들어져 있으므로, 노드(N1)의 전압은 완만하게 상승하게 될 것이다. 종래의경우, 도 3 에 도시된 바와같이, 감지 증폭기 인에이블시 코아전압 레벨 업 수단(302)만이 동작되어 파워 노이즈가 발생할 수 있다. 그러나, 본 발명의 경우, 감지 증폭기가 인에이블되기 전에, 뱅크 액티브 신호(BANK ACTIVE)에 의하여 노드(N1)의 전압을 공급전압(VDD) 레벨 근처까지 미리 상승시키는 제 1 코아전압 레벨 업 수단(602)을 제공함으로써, 감지 증폭기 인에이블시 제 2 코아전압 레벨 업 수단(603)이 동작하는 경우에도 과 구동상태가 초래되지 않는다. 따라서, 본 발명의 경우, 제 2 코아전압 레벨 업 수단(603)이 동작하는 경우에도 파워 노이즈의 발생 가능성이 상당히 감소한다.
다음, 감지 증폭기 인에이블 신호(S/A enable)가 인가되어 제 2 코아전압 레벨 업 수단(602)이 인에이블되는 경우, 노드(N1)의 전압은 공급전압(VDD)에 근접하게 된다. 구간(a2)는 도 6 의 제 2 코아전압 레벨 업 수단(603)이 동작하는 구간을 나타낸다. 제 2 코아전압 레벨 업 수단(603)의 PMOS 트랜지스터(P2)의 사이즈는 상대적으로 크게 만들어져 있으므로, 노드(N1)의 전압은 짧은 시간내에 공급전압(VDD)에 근접하게 될 것이다. 따라서, 짧은 시간내에 안정된 감지 증폭 동작을 수행할 수 있다.
도 8 은 본 발명에 따른 코아전압 레벨 업 드라이버가 메모리 뱅크(801, 802, 803, 804)에 적용되는 배치 관계를 도시하는 도면이다. 여기서, 코아전압 레벨 업 드라이버(810, 811, 812, 813)는 도 6 에 도시된 코아전압 레벨 업 드라이버를 의미한다. 도시된 바와같이, 각 코아전압 레벨 업 드라이버는 하나의 뱅크에 일대일 대응하여 배치되어 있다. 따라서, 2 개의 뱅크를 구동하는 종래의 경우(도 5 참조)보다 파워 소모를 감소시킬 수 있다.
이상에서 알 수 있는 바와같이, 본 발명의 감지 증폭기용 구동 전압 드라이버를 사용하는 경우, 감지 증폭기의 구동 능력을 개선시킬 수 있고, 짧은 시간내에 감지 증폭 동작을 수행할 수 있다.
또한, 순차적으로 턴온되는 제 1 및 제 2 코아전압 레벨 업 수단을 이용하여 감지 증폭기에 인가되는 구동전압인 코아전압을 상승시킴으로써 파워 노이즈를 감소시킬 수 있다.
또한, 본 발명의 감지 증폭기용 구동 전압 드라이버를 뱅크별로 설치함으로써 파워 소모를 줄일 수 있다.
도 1 은 일반적인 코아전압 드라이버와 감지 증폭기의 연결 관계를 도시한 도면.
도 2 는 도 1 에 도시된 회로의 동작 파형도.
도 3 은 또 다른 코아전압 드라이버와 감지 증폭기의 연결 관계를 도시한 도면.
도 4 는 도 3 에 도시된 회로의 동작 파형도.
도 5 는 종래의 메모리 뱅크에 사용되는 코아전압 레벨 업 드라이버의 배치 관계를 도시하는 도면.
도 6 은 본 발명에 따른 메모리 장치의 감지 증폭기용 구동전압 드라이버인 코아전압 레벨 업 드라이버와 감지 증폭기와의 배치를 도시한 도면.
도 7 은 도 6 에 도시된 회로의 동작 파형도.
도 8 은 본 발명에 따른 코아전압 레벨 업 드라이버가 메모리 뱅크에 적용되는 배치 관계를 도시하는 도면.

Claims (5)

  1. 메모리 장치의 감지 증폭기용 구동 전압 드라이버에 있어서,
    감지 증폭기의 구동전압으로 사용되는 일정 전압을 구동전압 노드로 출력하는 코아전압 드라이버,
    공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 1 코아전압 레벨 업 수단,
    상기 공급전압과 상기 구동전압 노드사이에 연결되어 있는 제 2 코아전압 레벨 업 수단을 포함하며,
    상기 제 1 및 제 2 코아전압 레벨 업 수단이 순차적으로 턴온되어 상기 감지 증폭기에 연결되어 있는 상기 구동전압 노드의 전압 레벨을 상기 공급전압 수준으로 상승시키는 것을 특징으로 하는 메모리 장치의 감지 증폭기용 구동 전압 드라이버.
  2. 제 1 항에 있어서, 상기 제 1 코아전압 레벨 업 수단은 제 1 트랜지스터로 이루어지고, 상기 제 2 코아전압 레벨 업 수단은 제 2 트랜지스터로 이루어지며, 상기 제 1 코아전압 레벨 업 수단은 뱅크 액티브 신호에 의하여 인에이블되며, 상기 제 2 코아전압 레벨 업 수단은 감지 증폭기 인에이블 신호에 의하여 인에이블되는 것을 특징으로 하는 메모리 장치의 감지 증폭기용 구동 전압 드라이버.
  3. 제 2 항에 있어서, 상기 제 1 트랜지스터의 사이즈는 상기 제 2 트랜지스터의 사이즈보다 작은 것을 특징으로 하는 메모리 장치의 감지 증폭기용 구동 전압 드라이버.
  4. 제 2 항에 있어서, 상기 제 1 코아전압 레벨 업 수단이 인에이블되는 경우, 상기 구동전압 드라이버의 동작은 차단되는 것을 특징으로 하는 메모리 장치의 감지 증폭기용 구동 전압 드라이버.
  5. 제 1 항에 있어서, 상기 메모리 장치의 감지 증폭기용 구동 전압 드라이버는 메모리 장치내에 있는 뱅크별로 배치되는 것을 특징으로 하는 메모리 장치의 감지 증폭기용 구동 전압 드라이버.
KR10-2003-0038751A 2003-06-16 2003-06-16 메모리 장치의 감지 증폭기용 구동전압 드라이버 KR100518230B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0038751A KR100518230B1 (ko) 2003-06-16 2003-06-16 메모리 장치의 감지 증폭기용 구동전압 드라이버
TW092130456A TWI258149B (en) 2003-06-16 2003-10-31 Apparatus for generating driving voltage for sense amplifier in a memory device
US10/699,722 US6879197B2 (en) 2003-06-16 2003-11-03 Apparatus for generating driving voltage for sense amplifier in a memory device
CNB2003101232845A CN100466100C (zh) 2003-06-16 2003-12-22 用于产生存储器件中的读出放大器所需的驱动电压的装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0038751A KR100518230B1 (ko) 2003-06-16 2003-06-16 메모리 장치의 감지 증폭기용 구동전압 드라이버

Publications (2)

Publication Number Publication Date
KR20040108018A KR20040108018A (ko) 2004-12-23
KR100518230B1 true KR100518230B1 (ko) 2005-10-04

Family

ID=33509714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0038751A KR100518230B1 (ko) 2003-06-16 2003-06-16 메모리 장치의 감지 증폭기용 구동전압 드라이버

Country Status (4)

Country Link
US (1) US6879197B2 (ko)
KR (1) KR100518230B1 (ko)
CN (1) CN100466100C (ko)
TW (1) TWI258149B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4716812B2 (ja) * 2005-08-03 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
US7957213B2 (en) * 2006-02-09 2011-06-07 Hynix Semiconductor, Inc. Semiconductor memory apparatus
KR100738959B1 (ko) * 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법
KR100821578B1 (ko) * 2006-06-27 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
US7800959B2 (en) * 2008-09-19 2010-09-21 Freescale Semiconductor, Inc. Memory having self-timed bit line boost circuit and method therefor
KR20160012392A (ko) 2014-07-24 2016-02-03 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 장치의 리프레시 방법
KR102555449B1 (ko) * 2018-07-13 2023-07-18 에스케이하이닉스 주식회사 증폭 회로, 이를 이용하는 수신 회로, 반도체 장치, 및 반도체 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3080829B2 (ja) 1994-02-17 2000-08-28 株式会社東芝 カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム
JP3117375B2 (ja) * 1994-11-28 2000-12-11 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 連想メモリの制御回路及び連想メモリ装置
JPH08171796A (ja) * 1994-12-16 1996-07-02 Toshiba Corp 半導体記憶装置
JPH0969287A (ja) 1995-08-31 1997-03-11 Hitachi Ltd 半導体集積回路装置
JPH10308501A (ja) 1997-05-02 1998-11-17 Texas Instr Japan Ltd 半導体装置
WO1998054727A2 (en) 1997-05-30 1998-12-03 Micron Technology, Inc. 256 Meg DYNAMIC RANDOM ACCESS MEMORY
JPH10334663A (ja) 1997-05-30 1998-12-18 Oki Micro Design Miyazaki:Kk 半導体記憶装置
CA2217359C (en) * 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
US6188596B1 (en) 1999-05-20 2001-02-13 Advanced Micro Devices, Inc. Layout for semiconductor memory including multi-level sensing
JP3495310B2 (ja) 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置
US6618279B2 (en) * 2001-08-06 2003-09-09 International Business Machines Corporation Method and apparatus for adjusting control circuit pull-up margin for content addressable memory (CAM)

Also Published As

Publication number Publication date
US20040251933A1 (en) 2004-12-16
CN100466100C (zh) 2009-03-04
CN1574088A (zh) 2005-02-02
TWI258149B (en) 2006-07-11
US6879197B2 (en) 2005-04-12
TW200501170A (en) 2005-01-01
KR20040108018A (ko) 2004-12-23

Similar Documents

Publication Publication Date Title
JP4993912B2 (ja) 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法
JP4982686B2 (ja) 半導体メモリ素子のオーバードライバ制御信号の生成回路
KR100567916B1 (ko) 반도체 메모리 소자의 전원 공급 장치 및 방법
US7567469B2 (en) Over driving pulse generator
KR100625793B1 (ko) 반도체메모리소자
US6925020B2 (en) Semiconductor memory device having sense amplifier and method for overdriving the sense amplifier
KR100518230B1 (ko) 메모리 장치의 감지 증폭기용 구동전압 드라이버
US20110006839A1 (en) Circuit providing compensated power for sense amplifier and driving method thereof
US6181637B1 (en) Memory device
US6324111B1 (en) Semiconductor memory
US7894279B2 (en) Semiconductor storage device comprising reference cell discharge operation load reduction
US8659321B2 (en) Semiconductor device having sense amplifier
US20070230258A1 (en) Semiconductor memory device for controlling bit line sense amplifying operation using row and column addresses
US6504782B1 (en) Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
US8514644B2 (en) Bit line sense amplifier control circuit and semiconductor memory apparatus having the same
KR100668813B1 (ko) 센스 앰프 오버 드라이브 회로
EP1220227A2 (en) Apparatus and method for pumping memory cells in a memory.
US6992912B2 (en) Nonvolatile ferroelectric memory device having timing reference control function and method for controlling the same
KR100612946B1 (ko) 반도체메모리소자
KR100911872B1 (ko) 비트 라인 센스 앰프
KR100837804B1 (ko) 프리차지 유닛을 구비한 비트라인 센스앰프
KR100693782B1 (ko) 센스앰프 드라이버
JP2007311011A (ja) 半導体記憶装置及びその駆動方法
KR20050097153A (ko) 반도체 메모리 소자
US20070104008A1 (en) Bit-line sense amplifier driver

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190826

Year of fee payment: 15