JP2000298984A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000298984A JP11107737A JP10773799A JP2000298984A JP 2000298984 A JP2000298984 A JP 2000298984A JP 11107737 A JP11107737 A JP 11107737A JP 10773799 A JP10773799 A JP 10773799A JP 2000298984 A JP2000298984 A JP 2000298984A
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Katsuaki Matsui
克晃 松井
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 省電力化および大容量化が図られた場合であ
っても，高速アクセスが可能な半導体記憶装置を提供す
る。 【解決手段】 半導体記憶装置は，センスアンプブロッ
クｓａ，一対のメモリセルブロックｍｃ０，ｍｃ１，一
対のワードドライバブロックｗｄ１−０，ｗｄ１−１，
一対のデコーダブロックｄｅｃ１−０，ｄｅｃ１−１，
および制御回路ブロックｃｎｔ１０１を含む。制御回路
ブロックｃｎｔ１０１に備えられたインバータＩＮＶ
０，ＩＮＶ１は，それぞれ，ブロック選択信号ＢＳ０，
ＢＳ１の電位レベルを反転させる。レベルシフタＬＳ
０，ＬＳ１は，それぞれ，インバータＩＮＶ０，ＩＮＶ
１の出力を増幅し，第２の電源電位ＶＰＰと接地電位Ｖ
ＳＳの間で電位がスイングするイコライズ信号ＥＱ０，
ＥＱ１を生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導記憶装置に関
するものである。
【０００２】
【従来の技術】従来の半導体記憶装置におけるメモリセ
ル周辺回路の構成を図９に示す。この半導体記憶装置
は，センスアンプブロックｓａ，一対のメモリセルブロ
ックｍｃ０，ｍｃ１，一対のワードドライバブロックｗ
ｄ１−０，ｗｄ１−１，一対のデコーダブロックｄｅｃ
１−０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ
１を含むものである。
【０００３】センスアンプブロックｓａは，イコライズ
信号ＥＱ，ＥＱ０，ＥＱ１，センスアンプ活性化信号Ｓ
Ｅ，転送信号ＴＧ０，ＴＧ１が入力されるように構成さ
れ，ビット線対ＢＬ０，ＢＬ０ｂ，および，ビット線対
ＢＬ１，ＢＬ１ｂが接続されている。イコライズ信号Ｅ
Ｑ，ＥＱ０，ＥＱ１，および，センスアンプ活性化信号
ＳＥの電位レベルは，第１の電源電位ＶＤＤと接地電位
ＶＳＳとの間をスイングし，転送信号ＴＧ０，ＴＧ１の
電位レベルは，第２の電源電位ＶＰＰと接地電位ＶＳＳ
との間をスイングする。
【０００４】そして，センスアンプブロックｓａは，セ
ンスアンプ部ａｍｐおよびセンスアンプ制御回路部ａｃ
ｎｔから構成されている。
【０００５】センスアンプ部ａｍｐは，Ｐ型ＭＯＳトラ
ンジスタＰ０，Ｐ１およびＮ型ＭＯＳトランジスタＮ
０，Ｎ１，Ｎ００，Ｎ０１，Ｎ０２，Ｎ０３，Ｎ０４，
Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４から構成され
ている。
【０００６】Ｐ型ＭＯＳトランジスタＰ０のゲートはビ
ット線ＢＬに接続され，ドレインはビット線ＢＬｂに接
続され，ソースはセンスノードＳＰに接続されている。
Ｐ型ＭＯＳトランジスタＰ１のゲートはビット線ＢＬｂ
に接続され，ドレインはビット線ＢＬに接続され，ソー
スはセンスノードＳＰに接続されている。Ｎ型ＭＯＳト
ランジスタＮ０のゲートはビット線ＢＬに接続され，ド
レインはビット線ＢＬｂに接続され，ソースはセンスノ
ードＳＮに接続されている。Ｎ型ＭＯＳトランジスタＮ
１のゲートはビット線ＢＬｂに接続され，ドレインはビ
ット線ＢＬに接続され，ソースはセンスノードＳＮに接
続されている。
【０００７】Ｎ型ＭＯＳトランジスタＮ００は，ドレイ
ンがビット線ＢＬ０ｂに接続され，ソースがビット線Ｂ
Ｌｂに接続され，ゲートに入力される転送信号ＴＧ０に
よってオン／オフ制御される。Ｎ型ＭＯＳトランジスタ
Ｎ０１は，ドレインがビット線ＢＬ０に接続され，ソー
スがビット線ＢＬに接続され，ゲートに入力される転送
信号ＴＧ０によってオン／オフ制御される。
【０００８】Ｎ型ＭＯＳトランジスタＮ１０は，ドレイ
ンがビット線ＢＬ１ｂに接続され，ソースがビット線Ｂ
Ｌｂに接続され，ゲートに入力される転送信号ＴＧ１に
よってオン／オフ制御される。Ｎ型ＭＯＳトランジスタ
Ｎ１１は，ドレインがビット線ＢＬ１に接続され，ソー
スがビット線ＢＬに接続され，ゲートに入力される転送
信号ＴＧ１によってオン／オフ制御される。
【０００９】Ｎ型ＭＯＳトランジスタＮ０２は，ドレイ
ンがビット線ＢＬ０ｂに接続され，ソースが第３の電源
電位ＶＢＬ（＝１／２ＶＤＤ）に接続され，ゲートに入
力されるイコライズ信号ＥＱ０によってオン／オフ制御
される。Ｎ型ＭＯＳトランジスタＮ０３は，ドレインが
ビット線ＢＬ０に接続され，ソースが第３の電源電位Ｖ
ＢＬに接続され，ゲートに入力されるイコライズ信号Ｅ
Ｑ０によってオン／オフ制御される。Ｎ型ＭＯＳトラン
ジスタＮ０４は，ドレインがビット線ＢＬ０ｂに接続さ
れ，ソースがビット線ＢＬ０に接続され，ゲートに入力
されるイコライズ信号ＥＱ０によってオン／オフ制御さ
れる。
【００１０】Ｎ型ＭＯＳトランジスタＮ１２は，ドレイ
ンがビット線ＢＬ１ｂに接続され，ソースが第３の電源
電位ＶＢＬに接続され，ゲートに入力されるイコライズ
信号ＥＱ１によってオン／オフ制御される。Ｎ型ＭＯＳ
トランジスタＮ１３は，ドレインがビット線ＢＬ１に接
続され，ソースが第３の電源電位ＶＢＬに接続され，ゲ
ートに入力されるイコライズ信号ＥＱ１によってオン／
オフ制御される。Ｎ型ＭＯＳトランジスタＮ１４は，ド
レインがビット線ＢＬ１ｂに接続され，ソースがビット
線ＢＬ１に接続され，ゲートに入力されるイコライズ信
号ＥＱ１によってオン／オフ制御される。
【００１１】センスアンプ制御回路部ａｃｎｔは，セン
スアンプ活性化信号ＳＥに従って，センスノードＳＰに
対して第１の電源電位ＶＤＤを供給し，センスノードＳ
Ｎに対して接地電位ＶＳＳを供給する。また，イコライ
ズ信号ＥＱに従って，センスノードＳＰおよびセンスノ
ードＳＮに対して第３の電源電位ＶＢＬを供給する。
【００１２】図９に示した従来の半導体記憶装置におい
て，ビット線対ＢＬ０，ＢＬ０ｂ，ビット線対ＢＬ１，
ＢＬ１ｂのイコライズ（電位の平衡化）は，Ｎ型ＭＯＳ
トランジスタＮ０２，Ｎ０３，Ｎ０４および，Ｎ型ＭＯ
ＳトランジスタＮ１２，Ｎ１３，Ｎ１４を介して，ビッ
ト線対ＢＬ０，ＢＬ０ｂ，および，ビット線対ＢＬ１，
ＢＬ１ｂに対して第３の電源電位ＶＢＬを供給すること
によって行われる。
【００１３】
【発明が解決しようとする課題】しかしながら，イコラ
イズ時におけるＮ型ＭＯＳトランジスタＮ０２，Ｎ０
３，Ｎ０４，Ｎ１２，Ｎ１３，Ｎ１４のゲート電位（＝
イコライズ信号ＥＱ０，ＥＱ１の電位）は，第１の電源
電位ＶＤＤであるため，ゲート・ソース間電圧Ｖｇｓ
は，１／２ＶＤＤとなる。
【００１４】例えば，省電力化を目的として，第１の電
源電位ＶＤＤを１．０Ｖ〜２．０Ｖとして従来の半導体
記憶装置を動作させる場合，Ｎ型ＭＯＳトランジスタＮ
０２，Ｎ０３，Ｎ０４，Ｎ１２，Ｎ１３，Ｎ１４のゲー
ト・ソース間電圧Ｖｇｓは，０．５Ｖ〜１．０Ｖとな
り，スレショルド電圧Ｖｔに対して十分なマージンが確
保できないおそれがある。このような場合，各Ｎ型ＭＯ
ＳトランジスタＮ０２，Ｎ０３，Ｎ０４，Ｎ１２，Ｎ１
３，Ｎ１４を流れる電流が制限され，短時間でのビット
線対ＢＬ０，ＢＬ０ｂ，ＢＬ１，ＢＬ１ｂのイコライズ
が困難となってしまう。
【００１５】同様に，Ｎ型ＭＯＳトランジスタＮ００，
Ｎ０１，Ｎ１０，Ｎ１１を介してイコライズされるビッ
ト線対ＢＬ，ＢＬｂについても，イコライズ時における
各Ｎ型ＭＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ
１１のゲート電位（＝転送信号ＴＧ０，ＴＧ１の電位）
が第１の電源電位ＶＤＤであることから，イコライズ時
間が長くなるおそれがある。
【００１６】また，図９には，単一のセンスアンプブロ
ックｓａを備えた従来の半導体記憶装置を示している
が，一般的に半導体記憶装置には複数のセンスアンプブ
ロック，および，それに伴う複数のメモリセルブロッ
ク，ワードドライバブロックが備えられている。さら
に，各センスアンプブロックには，多数のセンスアンプ
が備えられる。このように，センスアンプが増加する
と，イコライズ信号ＥＱ０，ＥＱ１の供給ラインに寄生
する容量および抵抗が増加し，イコライズ信号ＥＱ０，
ＥＱ１の電位レベルの遷移が遅延することになる。
【００１７】図９に示した従来の半導体記憶装置におい
て，例えば，セル容量Ｃ００に格納されているデータを
読み出す場合，セル容量Ｃ００から放出された電荷がＮ
型ＭＯＳトランジスタＮ０２，Ｎ０３を介して第３の電
源電位ＶＢＬに放出され読み出し不良とならないよう，
イコライズ信号ＥＱ０が接地電位ＶＳＳに遷移しビット
線対ＢＬ０，ＢＬ０ｂが第３の電源電位ＶＢＬから完全
に切り離された後に，ワード線ＷＬ００の電位を第２の
電源電位ＶＰＰに遷移させる必要がある。しかし，上述
のようにイコライズ信号ＥＱ０，ＥＱ１の電位レベルの
遷移が遅延すると，その分ワード線の電位レベルの遷移
タイミングを遅らせる必要があり，結果的に半導体記憶
装置のアクセス速度が低下することになる。
【００１８】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，省電力化および大容量
化が図られた場合であっても，高速アクセスが可能な半
導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，情報を記憶する１または２以上
の記憶素子と，記憶素子から読み出された情報を伝達す
るビット線対と，ビット線対を構成する一のビット線お
よび他のビット線の電位をそれぞれ基準電位および第１
の電源電位に増幅する増幅手段と，第１の電源電位より
も高電位の第２の電源電位となるイコライズ信号によっ
て制御され，ビット線対を第３の電源電位にイコライズ
するイコライズ手段とを備えたことを特徴とする半導体
記憶装置が提供される。
【００２０】第２の電源電位と第１の電源電位との電位
差を十分に確保することによって，例えば，省電力化等
を目的として第１の電源電位を低く設定した場合であっ
ても，ビット線対のイコライズを確実かつ迅速に行うこ
とが可能となる。
【００２１】そして，請求項２に記載のように，イコラ
イズ手段は，一のビット線に対して第３の電源電位を供
給する第１の電位供給トランジスタと，他のビット線に
対して第３の電源電位を供給する第２の電位供給トラン
ジスタと，一のビット線と他のビット線を接続する接続
トランジスタとを備え，イコライズ信号は，第１の電位
供給トランジスタ，第２の電位供給トランジスタ，およ
び接続トランジスタの各ゲートに入力されることが好ま
しい。
【００２２】例えば，各トランジスタがＮ型ＭＯＳトラ
ンジスタである場合，第２の電源電位をこれらのトラン
ジスタのスレショルド電圧と第１の電源電位との和以上
とすることによって，各トランジスタをオンする際のゲ
ート電圧は，確実にスレショルド電圧以上となる。した
がって，イコライズ信号によって制御される各トランジ
スタのオン抵抗を低く抑えることが可能となる。
【００２３】請求項３に記載のように，一のビット線を
第１の増幅手段接続トランジスタによって増幅手段に接
続し，他のビット線を第２の増幅手段接続トランジスタ
によって増幅手段に接続するようにしてもよい。そし
て，第１の増幅手段接続トランジスタおよび第２の増幅
手段接続トランジスタを第２の電源電位となる増幅手段
接続トランジスタ制御信号によって制御する。
【００２４】例えば，各トランジスタがＮ型ＭＯＳトラ
ンジスタである場合，第２の電源電位をこれらのトラン
ジスタのスレショルド電圧と第１の電源電位との和以上
とすることによって，各トランジスタをオンする際のゲ
ート電圧は，確実にスレショルド電圧以上となる。した
がって，ビット線対の電位を増幅する際に増幅手段接続
トランジスタ制御信号によって制御される各トランジス
タのオン抵抗を低く抑えることが可能となる。
【００２５】請求項４によれば，情報を記憶する１また
は２以上の記憶素子からなる第１の記憶素子群と，情報
を記憶する１または２以上の記憶素子からなる第２の記
憶素子群と，第１の記憶素子群に属する１または２以上
の記憶素子から読み出された情報を伝達する第１のビッ
ト線対と，第２の記憶素子群に属する１または２以上の
記憶素子から読み出された情報を伝達する第２のビット
線対と，第１のビット線対を構成する第１の一のビット
線および第１の他のビット線の電位をそれぞれ基準電位
および第１の電源電位に増幅し，第２のビット線対を構
成する第２の一のビット線および第２の他のビット線の
電位をそれぞれ基準電位および第１の電源電位に増幅す
る増幅手段と，第１の電源電位よりも高電位の第２の電
源電位となる第１の制御信号によって制御され，第１の
ビット線対を第３の電源電位にイコライズする第１のイ
コライズ手段と，第２の電源電位となる第２の制御信号
によって制御され，第２のビット線対を第３の電源電位
にイコライズする第２のイコライズ手段とを備えたこと
を特徴とする半導体記憶装置が提供される。
【００２６】第２の電源電位と第１の電源電位との電位
差を十分に確保することによって，例えば，省電力化等
を目的として第１の電源電位を低く設定した場合であっ
ても，第１のビット線対および第２のビット線対のイコ
ライズを確実かつ迅速に行うことが可能となる。
【００２７】請求項５に記載のように，第１の一のビッ
ト線を第１の増幅手段接続トランジスタによって増幅手
段に接続し，第１の他のビット線を第２の増幅手段接続
トランジスタによって増幅手段に接続し，第２の一のビ
ット線を第３の増幅手段接続トランジスタによって増幅
手段に接続し，第２の他のビット線を第４の増幅手段接
続トランジスタによって増幅手段に接続するようにして
もよい。そして，第１の増幅手段接続トランジスタおよ
び第２の増幅手段接続トランジスタを第２の制御信号に
よって制御し，第３の増幅手段接続トランジスタおよび
第４の増幅手段接続トランジスタを第１の制御信号によ
って制御する。
【００２８】かかる構成によれば，例えば，各トランジ
スタがＮ型ＭＯＳトランジスタである場合，第２の電源
電位をこれらのトランジスタのスレショルド電圧と第１
の電源電位との和以上とすることによって，各トランジ
スタをオンする際のゲート電圧は，確実にスレショルド
電圧以上となる。したがって，第１のビット線対の電位
を増幅する際に第２の制御信号によって制御される第１
の増幅手段接続トランジスタおよび第２の増幅手段接続
トランジスタのオン抵抗を低く抑えることが可能とな
り，第２のビット線対の電位を増幅する際に第１の制御
信号によって制御される第３の増幅手段接続トランジス
タおよび第４の増幅手段接続トランジスタのオン抵抗を
低く抑えることが可能となる。
【００２９】さらに，第１のイコライズ手段および第
３，４の増幅手段接続トランジスタは，第１の制御信号
によって共通制御され，第２のイコライズ手段および第
１，２の増幅手段接続トランジスタは，第２の制御信号
によって共通制御されるように構成されており，これに
よって，半導体記憶装置の回路が簡略化されることにな
る。
【００３０】請求項６に記載のように，第１の記憶素子
群に属する各記憶素子に接続された複数の第１のワード
線と，第１の制御信号の電位レベルに応じて，複数の第
１のワード線の一を選択的に駆動する第１のワード線駆
動手段と，第２の記憶素子群に属する各記憶素子に接続
された複数の第２のワード線と，第２の制御信号の電位
レベルに応じて，複数の第２のワード線の一を選択的に
駆動する第２のワード線駆動手段とを備えることが好ま
しい。
【００３１】かかる構成によれば，第１のワード線が駆
動するタイミングを第１の制御信号の電位レベルの遷移
に同期させることが可能となる。また，第２のワード線
が駆動するタイミングを第２の制御信号の電位遷移に同
期させることが可能となる。
【００３２】請求項７によれば，第１のワード線駆動手
段は，複数の第１のワード線を個別に駆動する複数の第
１のワード線駆動部と，第１の制御信号の電位レベルと
アドレス信号の電位レベルに応じて，複数の第１のワー
ド線駆動部の一を選択する第１の選択部とを備えること
を特徴としている。また，第２のワード線駆動手段は，
複数の第２のワード線を個別に駆動する複数の第２のワ
ード線駆動部と，第２の制御信号の電位レベルとアドレ
ス信号の電位レベルに応じて，複数の第２のワード線駆
動部の一を選択する第２の選択部とを備えたことを特徴
としている。
【００３３】かかる構成によれば，第１のワード線駆動
手段に備えられた第１の選択部，および，第２のワード
線駆動手段に備えられた第２の選択部は，共通のアドレ
ス信号によって制御される。したがって，半導体記憶装
置の回路がさらに簡略化されることになる。
【００３４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明および添付され
た図面において，略同一の機能および構成を有する構成
要素については，同一符号を付することによって重複説
明を省略する。
【００３５】（第１の実施の形態）本発明の第１の実施
の形態にかかる半導体記憶装置におけるメモリセル周辺
回路の構成を図１に示す。この半導体記憶装置は，セン
スアンプブロックｓａ，第１，２の記憶素子群としての
一対のメモリセルブロックｍｃ０，ｍｃ１，一対のワー
ドドライバブロックｗｄ１−０，ｗｄ１−１，一対のデ
コーダブロックｄｅｃ１−０，ｄｅｃ１−１，および制
御回路ブロックｃｎｔ１０１を含むものである。
【００３６】センスアンプブロックｓａは，イコライズ
信号ＥＱ，ＥＱ０，ＥＱ１，センスアンプ活性化信号Ｓ
Ｅ，転送信号ＴＧ０，ＴＧ１が入力されるように構成さ
れ，第１のビット線対としてのビット線対ＢＬ０，ＢＬ
０ｂ，および，第２のビット線対としてのビット線対Ｂ
Ｌ１，ＢＬ１ｂが接続されている。センスアンプ活性化
信号ＳＥの電位レベルは，第１の電源電位ＶＤＤと基準
電位としての接地電位ＶＳＳとの間をスイングし，イコ
ライズ信号ＥＱ，ＥＱ０，ＥＱ１，および，転送信号Ｔ
Ｇ０，ＴＧ１の電位レベルは，第２の電源電位ＶＰＰと
接地電位ＶＳＳとの間をスイングする。
【００３７】そして，センスアンプブロックｓａは，セ
ンスアンプ部ａｍｐおよびセンスアンプ制御回路部ａｃ
ｎｔから構成されている。
【００３８】センスアンプ部ａｍｐは，増幅手段として
のＰ型ＭＯＳトランジスタＰ０，Ｐ１，Ｎ型ＭＯＳトラ
ンジスタＮ０，Ｎ１，第１，２，３，４の増幅手段接続
トランジスタとしてのＮ型ＭＯＳトランジスタＮ００，
Ｎ０１，Ｎ１０，Ｎ１１，第１のイコライズ手段として
のＮ型ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ０４，お
よび第２のイコライズ手段としてのＮ型ＭＯＳトランジ
スタＮ１２，Ｎ１３，Ｎ１４から構成されている。
【００３９】Ｐ型ＭＯＳトランジスタＰ０のゲートはビ
ット線ＢＬに接続され，ドレインはビット線ＢＬｂに接
続され，ソースはセンスノードＳＰに接続されている。
Ｐ型ＭＯＳトランジスタＰ１のゲートはビット線ＢＬｂ
に接続され，ドレインはビット線ＢＬに接続され，ソー
スはセンスノードＳＰに接続されている。Ｎ型ＭＯＳト
ランジスタＮ０のゲートはビット線ＢＬに接続され，ド
レインはビット線ＢＬｂに接続され，ソースはセンスノ
ードＳＮに接続されている。Ｎ型ＭＯＳトランジスタＮ
１のゲートはビット線ＢＬｂに接続され，ドレインはビ
ット線ＢＬに接続され，ソースはセンスノードＳＮに接
続されている。
【００４０】Ｎ型ＭＯＳトランジスタＮ００は，ドレイ
ンがビット線ＢＬ０ｂに接続され，ソースがビット線Ｂ
Ｌｂに接続され，ゲートに入力される転送信号ＴＧ０に
よってオン／オフ制御される。Ｎ型ＭＯＳトランジスタ
Ｎ０１は，ドレインがビット線ＢＬ０に接続され，ソー
スがビット線ＢＬに接続され，ゲートに入力される転送
信号ＴＧ０によってオン／オフ制御される。
【００４１】Ｎ型ＭＯＳトランジスタＮ１０は，ドレイ
ンがビット線ＢＬ１ｂに接続され，ソースがビット線Ｂ
Ｌｂに接続され，ゲートに入力される転送信号ＴＧ１に
よってオン／オフ制御される。Ｎ型ＭＯＳトランジスタ
Ｎ１１は，ドレインがビット線ＢＬ１に接続され，ソー
スがビット線ＢＬに接続され，ゲートに入力される転送
信号ＴＧ１によってオン／オフ制御される。
【００４２】Ｎ型ＭＯＳトランジスタＮ０２は，ドレイ
ンがビット線ＢＬ０ｂに接続され，ソースが第３の電源
電位ＶＢＬに接続され，ゲートに入力されるイコライズ
信号ＥＱ０によってオン／オフ制御される。Ｎ型ＭＯＳ
トランジスタＮ０３は，ドレインがビット線ＢＬ０に接
続され，ソースが第３の電源電位ＶＢＬに接続され，ゲ
ートに入力されるイコライズ信号ＥＱ０によってオン／
オフ制御される。Ｎ型ＭＯＳトランジスタＮ０４は，ド
レインがビット線ＢＬ０ｂに接続され，ソースがビット
線ＢＬ０に接続され，ゲートに入力されるイコライズ信
号ＥＱ０によってオン／オフ制御される。
【００４３】Ｎ型ＭＯＳトランジスタＮ１２は，ドレイ
ンがビット線ＢＬ１ｂに接続され，ソースが第３の電源
電位ＶＢＬに接続され，ゲートに入力されるイコライズ
信号ＥＱ１によってオン／オフ制御される。Ｎ型ＭＯＳ
トランジスタＮ１３は，ドレインがビット線ＢＬ１に接
続され，ソースが第３の電源電位ＶＢＬに接続され，ゲ
ートに入力されるイコライズ信号ＥＱ１によってオン／
オフ制御される。Ｎ型ＭＯＳトランジスタＮ１４は，ド
レインがビット線ＢＬ１ｂに接続され，ソースがビット
線ＢＬ１に接続され，ゲートに入力されるイコライズ信
号ＥＱ１によってオン／オフ制御される。
【００４４】センスアンプ制御回路部ａｃｎｔは，セン
スアンプ活性化信号ＳＥに従って，センスノードＳＰに
対して第１の電源電位ＶＤＤを供給し，センスノードＳ
Ｎに対して接地電位ＶＳＳを供給する。また，イコライ
ズ信号ＥＱに従って，センスノードＳＰおよびセンスノ
ードＳＮに対して第３の電源電位ＶＢＬを供給する。
【００４５】一対のメモリセルブロックｍｃ０，ｍｃ１
は，それぞれ，センスアンプブロックｓａに対して配置
されるものである。なお，メモリセルブロックｍｃ０，
ｍｃ１は，相互に略同一の構成を有するものであり，以
下，メモリセルブロックｍｃ０を代表的に説明する。
【００４６】メモリセルブロックｍｃ０は，ワード線Ｗ
Ｌ００，ＷＬ０１，ＷＬ０２，ＷＬ０３およびビット線
ＢＬ０，ＢＬ０ｂが接続されている。ワード線ＷＬ０
０，ＷＬ０１，ＷＬ０２，ＷＬ０３の電位レベルは，第
２の電源電位ＶＰＰと接地電位ＶＳＳとの間をスイング
する。
【００４７】そして，メモリセルブロックｍｃ０は，Ｎ
型ＭＯＳトランジスタＭ００，Ｍ０１，Ｍ０２，Ｍ０３
および記憶素子としてのセル容量Ｃ００，Ｃ０１，Ｃ０
２，Ｃ０３から構成されている。
【００４８】Ｎ型ＭＯＳトランジスタＭ００のゲートは
ワード線ＷＬ００に接続され，ドレインはビット線ＢＬ
０ｂに接続され，ソースはセル容量Ｃ００の一端に接続
されている。Ｎ型ＭＯＳトランジスタＭ０１のゲートは
ワード線ＷＬ０１に接続され，ドレインはビット線ＢＬ
０に接続され，ソースはセル容量Ｃ０１の一端に接続さ
れている。Ｎ型ＭＯＳトランジスタＭ０２のゲートはワ
ード線ＷＬ０２に接続され，ドレインはビット線ＢＬ０
ｂに接続され，ソースはセル容量Ｃ０２の一端に接続さ
れている。Ｎ型ＭＯＳトランジスタＭ０３のゲートはワ
ード線ＷＬ０３に接続され，ドレインはビット線ＢＬ０
に接続され，ソースはセル容量Ｃ０３の一端に接続され
ている。全てのセル容量Ｃ００，Ｃ０１，Ｃ０２，Ｃ０
３の他端は，第３の電源電位ＶＢＬに接続されている。
【００４９】一対のワードドライバブロックｗｄ１−
０，ｗｄ１−１は，それぞれ，メモリセルブロックｍｃ
０，ｍｃ１に対して配置されるものである。なお，ワー
ドドライバブロックｗｄ１−０，ｗｄ１−１は，相互に
略同一の構成を有するものであり，以下，ワードドライ
バブロックｗｄ１−０を代表的に説明する。
【００５０】ワードドライバブロックｗｄ１−０は，メ
インワード線ＭＷＬ００，ＭＷＬ１１，および，ワード
線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３が接続され
ている。また，アドレス信号ＡＤＤ０１０，ＡＤＤ０１
１が入力されるように構成されている。メインワード線
ＭＷＬ００，ＭＷＬ０１およびアドレス信号ＡＤＤ０１
０，ＡＤＤ０１１の電位レベルは，第２の電源電位ＶＰ
Ｐと接地電位ＶＳＳとの間をスイングする。
【００５１】そして，ワードドライバーブロックｗｄ１
−０は，ＮＯＲゲートＮＯ００，ＮＯ０１，ＮＯ０２，
ＮＯ０３から構成されている。
【００５２】ＮＯＲゲートＮＯ００の一方の入力端およ
びＮＯＲゲートＮＯ０１の一方の入力端には，メインワ
ード線ＭＷＬ００が接続されており，ＮＯＲゲートＮＯ
０２の一方の入力端およびＮＯＲゲートＮＯ０３の一方
の入力端には，メインワード線ＭＷＬ０１が接続されて
いる。ＮＯＲゲートＮＯ００の他方の入力端およびＮＯ
ＲゲートＮＯ０２の他方の入力端には，アドレス信号Ａ
ＤＤ０１０が入力され，ＮＯＲゲートＮＯ０１の他方の
入力端およびＮＯＲゲートＮＯ０３の他方の入力端に
は，アドレス信号ＡＤＤ０１１が入力されるように構成
されている。ＮＯＲゲートＮＯ００の出力端は，ワード
線ＷＬ００が接続されており，ＮＯＲゲートＮＯ０１の
出力端は，ワード線ＷＬ０１が接続されており，ＮＯＲ
ゲートＮＯ０２の出力端は，ワード線ＷＬ０２が接続さ
れており，ＮＯＲゲートＮＯ０３の出力端は，ワード線
ＷＬ０３が接続されている。
【００５３】一対のデコーダブロックｄｅｃ１−０，ｄ
ｅｃ１−１は，それぞれ，ワードドライバブロックｗｄ
１−０，ｗｄ１−１に対して配置されるものである。な
お，デコーダブロックｄｅｃ１−０，ｄｅｃ１−１は，
相互に略同一の構成を有するものであり，以下，デコー
ダブロックｄｅｃ１−０を代表的に説明する。
【００５４】デコーダブロックｄｅｃ１−０は，メイン
ワード線ＭＷＬ００，ＭＷＬ０１が接続されている。ま
た，アドレス信号ＡＤＤ００，ＡＤＤ０１，ＡＤＤ１
０，ＡＤＤ１１およびブロック選択信号ＢＳ０が入力さ
れ，アドレス信号ＡＤＤ０１０，ＡＤＤ０１１を出力す
るように構成されている。アドレス信号ＡＤＤ００，Ａ
ＤＤ０１，ＡＤＤ１０，ＡＤＤ１１およびブロック選択
信号ＢＳ０の電位レベルは，第１の電源電位ＶＤＤと接
地電位ＶＳＳとの間をスイングする。
【００５５】そして，デコーダブロックｄｅｃ１−０
は，アドレス信号ＡＤＤ００とブロック選択信号ＢＳ０
に基づく論理演算結果をメインワード線ＭＷＬ００に出
力する論理演算部ＬＢ０００，アドレス信号ＡＤＤ０１
とブロック選択信号ＢＳ０に基づく論理演算結果をメイ
ンワード線ＭＷＬ０１に出力する論理演算部ＬＢ００
１，アドレス信号ＡＤＤ１０とブロック選択信号ＢＳ０
に基づく論理演算結果をアドレス信号ＡＤＤ０１０とし
て出力する論理演算部ＬＢ１００，およびアドレス信号
ＡＤＤ１１とブロック選択信号ＢＳ０に基づく論理演算
結果をアドレス信号ＡＤＤ０１１として出力する論理演
算部ＬＢ１０１から構成されている。
【００５６】制御回路ブロックｃｎｔ１０１は，ブロッ
ク選択信号ＢＳ０，ＢＳ１およびセンスアンプ活性化信
号ＳＥＮＳＥが入力され，イコライズ信号ＥＱ，ＥＱ
０，ＥＱ１，センスアンプ活性化信号ＳＥ，および転送
信号ＴＧ０，ＴＧ１を出力する。センスアンプ活性化信
号ＳＥＮＳＥの電位レベルは，第１の電源電位ＶＤＤと
接地電位ＶＳＳとの間をスイングする。
【００５７】そして，制御回路ブロックｃｎｔ１０１
は，論理演算部ＬＢ１，インバータＩＮＶ０，ＩＮＶ
１，レベルシフタＬＳ０，ＬＳ１，および転送信号発生
回路ＧＥＮ０，ＧＥＮ１から構成されている。論理演算
部ＬＢ１は，ブロック選択信号ＢＳ０，ＢＳ１およびセ
ンスアンプ活性化信号ＳＥＮＳＥが入力され，イコライ
ズ信号ＥＱおよびセンスアンプ活性化信号ＳＥを出力す
る。インバータＩＮＶ０は，ブロック選択信号ＢＳ０の
電位レベルを反転させるものであり，インバータＩＮＶ
１は，ブロック選択信号ＢＳ１の電位レベルを反転させ
るものである。また，レベルシフタＬＳ０は，インバー
タＩＮＶ０の出力を増幅し，第２の電源電位ＶＰＰと接
地電位ＶＳＳの間で電位がスイングするイコライズ信号
ＥＱ０を生成するものであり，レベルシフタＬＳ１は，
インバータＩＮＶ１の出力を増幅し，第２の電源電位Ｖ
ＰＰと接地電位ＶＳＳの間で電位がスイングするイコラ
イズ信号ＥＱ１を生成するものである。
【００５８】以上のように構成された本発明の第１の実
施の形態にかかる半導体記憶装置のデータ読み出し動作
およびイコライズ動作について図２を参照しながら説明
する。なお，ここではセル容量Ｃ００に蓄えられた”
１”情報（セル容量Ｃ００が第１の電位ＶＤＤに充電さ
れている）を読み出す場合に即して説明する。
【００５９】ｔ０（初期状態）において，半導体記億装
置の入力すなわちアドレス信号ＡＤＤ００，ＡＤＤ０
１，ＡＤＤ１０，ＡＤＤ１１，ブロック選択信号ＢＳ
０，ＢＳ１，センスアンプ活性化信号ＳＥＮＳＥの電位
は，すべて接地電位ＶＳＳである。したがって，イコラ
イズ信号ＥＱ，転送信号ＴＧ０，ＴＧ１は，第１の電源
電位ＶＤＤとされ，センスアンプ活性化信号ＳＥは，接
地電位ＶＳＳとされ，イコライズ信号ＥＱ０，ＥＱ１
は，第２の電源電位ＶＰＰとされる。また，メインワー
ド線ＭＷＬ００，ＭＷＬ０１，ＭＷＬ１０，ＭＷＬ１１
およびアドレス信号ＡＤＤ０１０，ＡＤＤ０１１，ＡＤ
Ｄ１１０，ＡＤＤ１１１は，第２の電源電位ＶＰＰとさ
れる。メモリセルブロックｍｃ０に接続されているワー
ド線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，および
メモリセルブロックｍｃ１に接続されているワード線Ｗ
Ｌ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３は，接地電位Ｖ
ＳＳとされ，ビット線対ＢＬ，ＢＬｂ，ＢＬ０，ＢＬ０
ｂ，ＢＬ１，ＢＬ１ｂは，第３の電源電位ＶＢＬとされ
る。
【００６０】時刻ｔ１において，ブロック選択信号ＢＳ
０の電位が第１の電源電位ＶＤＤに遷移し，これによっ
て転送信号ＴＧ０の電位が第２の電源電位ＶＰＰに遷移
し，転送信号ＴＧ１の電位が接地電位ＶＳＳに遷移す
る。そして，転送信号ＴＧ１の電位が接地電位ＶＳＳに
遷移することによって，Ｎ型ＭＯＳトランジスタＮ１
０，Ｎ１１を介して接続されていたビット線対ＢＬ，Ｂ
Ｌｂとビット線対ＢＬ１，ＢＬ１ｂが切り離される。ま
た，イコライズ信号ＥＱ，ＥＱ０の電位が接地電位ＶＳ
Ｓに遷移し，ビット線対ＢＬ０，ＢＬ０ｂおよびビット
線対ＢＬ，ＢＬｂは，第３の電源電位ＶＢＬから切り離
される。
【００６１】時刻ｔ２において，アドレス信号ＡＤＤ０
０とアドレス信号ＡＤＤ１０の電位が第１の電源電位Ｖ
ＤＤに遷移し，メインワード線ＭＷＬ００とアドレス信
号ＡＤＤ０１０が接地電位ＶＳＳに遷移する。したがっ
て，ワード線ＷＬ００の電位が第２の電源電位ＶＰＰに
遷移する。これによって，Ｎ型ＭＯＳトランジスタＭ０
０を介して，セル容量Ｃ００に蓄えられた電荷がビット
線ＢＬ０ｂに放出される。この結果，ビット線ＢＬ０ｂ
およびビット線ＢＬｂの電位が上昇し，第３の電源電位
ＶＢＬを保持しているビット線ＢＬ０およびビット線Ｂ
Ｌとの間に微少な電位差が生じる。
【００６２】時刻ｔ３において，センスアンプ活性化信
号ＳＥＮＳＥの電位が第１の電源電位ＶＤＤに遷移す
る。これによって，制御回路ブロックｃｎｔ１０１に備
えられた論理演算部ＬＢ１は，センスアンプ活性化信号
ＳＥを接地電位ＶＳＳとし，センスアンプブロックｓａ
に備えられたセンスアンプ制御回路部ａｃｎｔは，セン
スノードＳＮを接地電位ＶＳＳにバイアスし，センスノ
ードＳＰを第１の電源電位ＶＤＤにバイアスする。そし
て，センスノードＳＮとセンスノードＳＰがそれぞれ接
地電位ＶＳＳと第１の電源電位ＶＤＤにバイアスされる
ことによって，センスアンプブロックｓａのセンスアン
プ部ａｍｐに備えられたＮ型ＭＯＳトランジスタＮ０，
Ｎ１およびＰ型ＭＯＳトランジスタＰ０，Ｐ１が動作を
開始し，ビット線ＢＬｂとビット線対ＢＬの間の微少な
電位差が増幅される。すなわちビット線ＢＬｂは，第１
の電源電位ＶＤＤにバイアスされ，ビット線ＢＬは，接
地電位ＶＳＳにバイアスされる。
【００６３】以上の動作によって，セル容量Ｃ００に蓄
えられた電荷は，ビット線対ＢＬ，ＢＬｂに読み出され
る。そして，ビット線ＢＬｂの電位（第１の電源電位Ｖ
ＤＤ）がＮ型ＭＯＳトランジスタＭ００を介しセル容量
Ｃ００に伝えられることによって，時刻ｔ２に放出され
たセル容量Ｃ００の電荷（”１”情報）は補償されるこ
とになる。なお，このセル容量Ｃ００の電荷（第１の電
源電位ＶＤＤに充電）を補償するためには，第２の電源
電位ＶＰＰは，少なくともＶＤＤ＋Ｖｔ（Ｎ型ＭＯＳト
ランジスタＭ００のスレショルド電圧）より高くする必
要がある。
【００６４】時刻ｔ４以降，イコライズ動作が実行され
る。アドレス信号ＡＤＤ００，ＡＤＤ１０の電位が接地
電位ＶＳＳに遷移する。そして，メインワード線ＭＷＬ
００とアドレス信号ＡＤＤ０１０が第２の電源電位ＶＰ
Ｐに遷移し，ワード線ＷＬ００の電位が接地電位ＶＳＳ
に遷移する。これによって，Ｎ型ＭＯＳトランジスタＭ
００がオフし，セル容量Ｃ００がビット線ＢＬ０ｂと切
り離される。
【００６５】時刻ｔ５において，センスアンプ活性化信
号ＳＥＮＳＥの電位が接地電位ＶＳＳに遷移し，センス
ノードＳＮ，ＳＰおよびビット線対ＢＬ，ＢＬｂは，接
地電位ＶＳＳおよび第１の電源電位ＶＤＤから切り離さ
れる。
【００６６】時刻ｔ６において，ブロック選択信号ＢＳ
０の電位が接地電位ＶＳＳに遷移する。これによって，
転送信号ＴＧ０，ＴＧ１の電位が第１の電源電位ＶＤＤ
に遷移し，ビット線対ＢＬ０，ＢＬ０ｂ，ビット線対Ｂ
Ｌ，ＢＬｂ，およびビット線対ＢＬ１，ＢＬ１ｂは，Ｎ
型ＭＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１
を介して接続される。
【００６７】また，イコライズ信号ＥＱ０の電位が第２
の電源電位ＶＰＰに遷移し，Ｎ型ＭＯＳトランジスタＮ
０２，Ｎ０３，Ｎ０４，Ｎ１２，Ｎ１３，Ｎ１４がオン
する。これによって，ビット線ＢＬ０とビット線ＢＬ０
ｂが接続され，ビット線ＢＬ１とビット線ＢＬ１ｂが接
続され，ビット線対ＢＬ０，ＢＬ０ｂおよびビット線対
ＢＬ１，ＢＬ１ｂは，第３の電源電位ＶＢＬにイコライ
ズされることになる。
【００６８】さらに，イコライズ信号ＥＱの電位が第１
の電源電位ＶＤＤ遷移するため，センスノードＳＮ，Ｓ
Ｐは，センスアンプブロックｓａに備えられたセンスア
ンプ制御回路部ａｃｎｔによって第３の電源電位ＶＢＬ
にイコライズされる。
【００６９】また，ビット線対ＢＬ，ＢＬｂは，Ｎ型Ｍ
ＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１を介
しビット線ＢＬ０とＢＬ０ｂおよびＢＬ１とＢＬ１ｂに
接続されているため，第３の電源電位ＶＢＬにイコライ
ズされる。
【００７０】ビット線ＢＬ，ＢＬｂ，ＢＬ０，ＢＬ０
ｂ，ＢＬ１，ＢＬ１ｂの電位が全て第３の電源電位ＶＢ
Ｌと等しく相互間の電位差がなくなった時点でイコライ
ズ動作が終了する。
【００７１】以上説明したように，第１の実施の形態に
かかる半導体記憶装置によれば，イコライズ動作におい
て，Ｎ型ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ１２，
Ｎ１３のゲート電位（＝イコライズ信号ＥＱ０，ＥＱ１
の電位）が第２の電源電位ＶＰＰにバイアスされること
になる。上述のように，第２の電源電位ＶＰＰは，少な
くともＶＤＤ＋Ｖｔより高く設定されているため，時刻
ｔ＝６におけるＮ型ＭＯＳトランジスタＮ０２，Ｎ０
３，Ｎ１２，Ｎ１３のゲート・ソース間電圧Ｖｇｓは，
Ｖｇｓ≧１／２ＶＤＤ＋Ｖｔとされる。すなわち，省電
力化を目的として，第１の電源電位ＶＤＤが低く設定さ
れた場合であっても，Ｎ型ＭＯＳトランジスタＮ０２，
Ｎ０３，Ｎ１２，Ｎ１３におけるゲート・ソース間電圧
Ｖｇｓは，必ずＮ型ＭＯＳトランジスタのスレショルド
電圧Ｖｔより１／２ＶＤＤ以上高くなる。したがって，
Ｎ型ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ１２，Ｎ１
３を流れる電流が制限されることはなく，ビット線ＢＬ
０，ＢＬ０ｂ，ＢＬ１，ＢＬ１ｂのイコライズ動作を短
時間で完了させることが可能となる。
【００７２】（第２の実施の形態）本発明の第２の実施
の形態にかかる半導体記憶装置におけるメモリセル周辺
回路の構成を図３に示す。この半導体記憶装置は，セン
スアンプブロックｓａ，一対のメモリセルブロックｍｃ
０，ｍｃ１，一対のワードドライバブロックｗｄ１−
０，ｗｄ１−１，一対のデコーダブロックｄｅｃ１−
０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ１０
２を含むものである。すなわち，第２の実施の形態にか
かる半導体記憶装置は，第１の実施の形態にかかる半導
体記憶装置に対して，制御回路ブロックｃｎｔ１０１が
制御回路ブロックｃｎｔ１０２に置き換えられた構成を
有するものである。
【００７３】制御回路ブロックｃｎｔ１０２は，ブロッ
ク選択信号ＢＳ０，ＢＳ１およびセンスアンプ活性化信
号ＳＥＮＳＥが入力され，イコライズ信号ＥＱ，ＥＱ
０，ＥＱ１，センスアンプ活性化信号ＳＥ，および転送
信号ＴＧ０，ＴＧ１を出力する。
【００７４】そして，制御回路ブロックｃｎｔ１０２
は，論理演算部ＬＢ１，インバータＩＮＶ０，ＩＮＶ
１，ＩＮＶ４，ＩＮＶ５，およびレベルシフタＬＳ０，
ＬＳ１，ＬＳ４，ＬＳ５から構成されている。
【００７５】論理演算部ＬＢ１は，ブロック選択信号Ｂ
Ｓ０，ＢＳ１およびセンスアンプ活性化信号ＳＥＮＳＥ
が入力され，イコライズ信号ＥＱおよびセンスアンプ活
性化信号ＳＥを出力する。
【００７６】インバータＩＮＶ０，ＩＮＶ５は，ブロッ
ク選択信号ＢＳ０の電位レベルを反転させ，インバータ
ＩＮＶ１，ＩＮＶ４は，ブロック選択信号ＢＳ１の電位
レベルを反転させるものである。また，レベルシフタＬ
Ｓ０は，インバータＩＮＶ０の出力を増幅し，第２の電
源電位ＶＰＰと接地電位ＶＳＳの間で電位がスイングす
るイコライズ信号ＥＱ０を生成するものであり，レベル
シフタＬＳ１は，インバータＩＮＶ１の出力を増幅し，
第２の電源電位ＶＰＰと接地電位ＶＳＳの間で電位がス
イングするイコライズ信号ＥＱ１を生成するものであ
る。レベルシフタＬＳ４は，インバータＩＮＶ４の出力
を増幅し，第２の電源電位ＶＰＰと接地電位ＶＳＳの間
で電位がスイングする転送信号ＴＧ０を生成するもので
あり，レベルシフタＬＳ５は，インバータＩＮＶ５の出
力を増幅し，第２の電源電位ＶＰＰと接地電位ＶＳＳの
間で電位がスイングする転送信号ＴＧ１を生成するもの
である。
【００７７】以上のように構成された本発明の第２の実
施の形態にかかる半導体記憶装置のデータ読み出し動作
およびイコライズ動作について図４を参照しながら説明
する。なお，ここではセル容量Ｃ００に蓄えられた”
１”情報（セル容量Ｃ００が第１の電位ＶＤＤに充電さ
れている）を読み出す場合に即して説明する。
【００７８】ｔ０（初期状態）において，半導体記億装
置の入力すなわちアドレス信号ＡＤＤ００，ＡＤＤ０
１，ＡＤＤ１０，ＡＤＤ１１，ブロック選択信号ＢＳ
０，ＢＳ１，センスアンプ活性化信号ＳＥＮＳＥの電位
は，すべて接地電位ＶＳＳである。したがって，イコラ
イズ信号ＥＱは，第１の電源電位ＶＤＤとされ，センス
アンプ活性化信号ＳＥは，接地電位ＶＳＳとされ，イコ
ライズ信号ＥＱ０，ＥＱ１および転送信号ＴＧ０，ＴＧ
１は，第２の電源電位ＶＰＰとされる。また，メインワ
ード線ＭＷＬ００，ＭＷＬ０１，ＭＷＬ１０，ＭＷＬ１
１およびアドレス信号ＡＤＤ０１０，ＡＤＤ０１１，Ａ
ＤＤ１１０，ＡＤＤ１１１は，第２の電源電位ＶＰＰと
される。メモリセルブロックｍｃ０に接続されているワ
ード線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，およ
び，メモリセルブロックｍｃ１に接続されているワード
線ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３は，接地電
位ＶＳＳとされ，ビット線対ＢＬ，ＢＬｂ，ＢＬ０，Ｂ
Ｌ０ｂ，ＢＬ１，ＢＬ１ｂは，第３の電源電位ＶＢＬと
される。
【００７９】時刻ｔ１において，ブロック選択信号ＢＳ
０の電位が第１の電源電位ＶＤＤに遷移し，これによっ
て転送信号ＴＧ１の電位が接地電位ＶＳＳに遷移する。
そして，転送信号ＴＧ１の電位が接地電位ＶＳＳに遷移
することによって，Ｎ型ＭＯＳトランジスタＮ１０，Ｎ
１１を介して接続されていたビット線対ＢＬ，ＢＬｂと
ビット線対ＢＬ１，ＢＬ１ｂが切り離される。また，イ
コライズ信号ＥＱ，ＥＱ０の電位が接地電位ＶＳＳに遷
移し，ビット線対ＢＬ０，ＢＬ０ｂおよびビット線対Ｂ
Ｌ，ＢＬｂは，第３の電源電位ＶＢＬから切り離され
る。
【００８０】時刻ｔ２において，アドレス信号ＡＤＤ０
０とアドレス信号ＡＤＤ１０の電位が第１の電源電位Ｖ
ＤＤに遷移し，メインワード線ＭＷＬ００とアドレス信
号ＡＤＤ０１０が接地電位ＶＳＳに遷移する。したがっ
て，ワード線ＷＬ００の電位が第２の電源電位ＶＰＰに
遷移する。これによって，Ｎ型ＭＯＳトランジスタＭ０
０を介して，セル容量Ｃ００に蓄えられた電荷がビット
線ＢＬ０ｂに放出される。この結果，ビット線ＢＬ０ｂ
およびビット線ＢＬｂの電位が上昇し，第３の電源電位
ＶＢＬを保持しているビット線ＢＬ０およびビット線Ｂ
Ｌとの間に微少な電位差が生じる。
【００８１】時刻ｔ３において，センスアンプ活性化信
号ＳＥＮＳＥの電位が第１の電源電位ＶＤＤに遷移す
る。これによって，制御回路ブロックｃｎｔ１０２に備
えられた論理演算部ＬＢ１は，センスアンプ活性化信号
ＳＥを接地電位ＶＳＳとし，センスアンプブロックｓａ
に備えられたセンスアンプ制御回路部ａｃｎｔは，セン
スノードＳＮを接地電位ＶＳＳにバイアスし，センスノ
ードＳＰを第１の電源電位ＶＤＤにバイアスする。そし
て，センスノードＳＮとセンスノードＳＰがそれぞれ接
地電位ＶＳＳと第１の電源電位ＶＤＤにバイアスされる
ことによって，センスアンプブロックｓａのセンスアン
プ部ａｍｐに備えられたＮ型ＭＯＳトランジスタＮ０，
Ｎ１およびＰ型ＭＯＳトランジスタＰ０，Ｐ１が動作を
開始し，ビット線ＢＬｂとビット線対ＢＬの間の微少な
電位差が増幅される。すなわちビット線ＢＬｂは，第１
の電源電位ＶＤＤにバイアスされ，ビット線ＢＬは，接
地電位ＶＳＳにバイアスされる。
【００８２】以上の動作によって，セル容量Ｃ００に蓄
えられた電荷は，ビット線対ＢＬ，ＢＬｂに読み出され
る。そして，ビット線ＢＬｂの電位（第１の電源電位Ｖ
ＤＤ）がＮ型ＭＯＳトランジスタＭ００を介しセル容量
Ｃ００に伝えられることによって，時刻ｔ２に放出され
たセル容量Ｃ００の電荷（”１”情報）は補償されるこ
とになる。なお，このセル容量Ｃ００の電荷（第１の電
源電位ＶＤＤに充電）を補償するためには，第２の電源
電位ＶＰＰは，少なくともＶＤＤ＋Ｖｔ（Ｎ型ＭＯＳト
ランジスタＭ００のスレショルド電圧）より高くする必
要がある。
【００８３】時刻ｔ４以降，イコライズ動作が実行され
る。アドレス信号ＡＤＤ００，ＡＤＤ１０の電位が接地
電位ＶＳＳに遷移する。そして，メインワード線ＭＷＬ
００とアドレス信号ＡＤＤ０１０が第２の電源電位ＶＰ
Ｐに遷移し，ワード線ＷＬ００の電位が接地電位ＶＳＳ
に遷移する。これによって，Ｎ型ＭＯＳトランジスタＭ
００がオフし，セル容量Ｃ００がビット線ＢＬ０ｂと切
り離される。
【００８４】時刻ｔ５において，センスアンプ活性化信
号ＳＥＮＳＥの電位が接地電位ＶＳＳに遷移し，センス
ノードＳＮ，ＳＰおよびビット線対ＢＬ，ＢＬｂは，接
地電位ＶＳＳおよび第１の電源電位ＶＤＤから切り離さ
れる。
【００８５】時刻ｔ６において，ブロック選択信号ＢＳ
０の電位が接地電位ＶＳＳに遷移する。これによって，
転送信号ＴＧ１の電位が第２の電源電位ＶＰＰに遷移
し，ビット線対ＢＬ０，ＢＬ０ｂ，ビット線対ＢＬ，Ｂ
Ｌｂ，およびビット線対ＢＬ１，ＢＬ１ｂは，Ｎ型ＭＯ
ＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１を介し
て接続される。
【００８６】また，イコライズ信号ＥＱ０の電位が第２
の電源電位ＶＰＰに遷移し，Ｎ型ＭＯＳトランジスタＮ
０２，Ｎ０３，Ｎ０４，Ｎ１２，Ｎ１３，Ｎ１４がオン
する。これによって，ビット線ＢＬ０とビット線ＢＬ０
ｂが接続され，ビット線ＢＬ１とビット線ＢＬ１ｂが接
続され，ビット線対ＢＬ０，ＢＬ０ｂおよびビット線対
ＢＬ１，ＢＬ１ｂは，第３の電源電位ＶＢＬにイコライ
ズされることになる。
【００８７】さらに，イコライズ信号ＥＱの電位が第１
の電源電位ＶＤＤ遷移するため，センスノードＳＮ，Ｓ
Ｐは，センスアンプブロックｓａに備えられたセンスア
ンプ制御回路部ａｃｎｔによって第３の電源電位ＶＢＬ
にイコライズされる。
【００８８】また，ビット線対ＢＬ，ＢＬｂは，Ｎ型Ｍ
ＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１を介
しビット線ＢＬ０とＢＬ０ｂおよびＢＬ１とＢＬ１ｂに
接続されているため，第３の電源電位ＶＢＬにイコライ
ズされる。
【００８９】ビット線ＢＬ，ＢＬｂ，ＢＬ０，ＢＬ０
ｂ，ＢＬ１，ＢＬ１ｂの電位が全て第３の電源電位ＶＢ
Ｌと等しく相互間の電位差がなくなった時点でイコライ
ズ動作が終了する。
【００９０】以上説明したように，第２の実施の形態に
かかる半導体記憶装置によれば，イコライズ動作におい
て，Ｎ型ＭＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，
Ｎ１１のゲート電位（＝転送信号ＴＧ０，ＴＧ１の電
位）が第２の電源電位ＶＰＰにバイアスされることにな
る。上述のように，第２の電源電位ＶＰＰは，少なくと
もＶＤＤ＋Ｖｔより高く設定されているため，時刻ｔ＝
６におけるＮ型ＭＯＳトランジスタＮ００，Ｎ０１，Ｎ
１０，Ｎ１１のゲート・ソース間電圧Ｖｇｓは，Ｖｇｓ
≧１／２ＶＤＤ＋Ｖｔとされる。すなわち，省電力化を
目的として，第１の電源電位ＶＤＤが低く設定された場
合であっても，Ｎ型ＭＯＳトランジスタＮ００，Ｎ０
１，Ｎ１０，Ｎ１１におけるゲート・ソース間電圧Ｖｇ
ｓは，必ずＮ型ＭＯＳトランジスタのスレショルド電圧
Ｖｔより１／２ＶＤＤ以上高くなる。したがって，Ｎ型
ＭＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１を
流れる電流が制限されることはなく，第１の実施の形態
にかかる半導体記憶装置と比較して，ビット線ＢＬ０，
ＢＬ０ｂ，ＢＬ１，ＢＬ１ｂのイコライズ動作をより短
時間で完了させることが可能となる。
【００９１】（第３の実施の形態）本発明の第３の実施
の形態にかかる半導体記憶装置におけるメモリセル周辺
回路の構成を図５に示す。この半導体記憶装置は，セン
スアンプブロックｓａ，一対のメモリセルブロックｍｃ
０，ｍｃ１，一対のワードドライバブロックｗｄ１−
０，ｗｄ１−１，一対のデコーダブロックｄｅｃ１−
０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ１０
３を含むものである。すなわち，第３の実施の形態にか
かる半導体記憶装置は，第２の実施の形態にかかる半導
体記憶装置に対して，制御回路ブロックｃｎｔ１０２が
制御回路ブロックｃｎｔ１０３に置き換えられた構成を
有するものである。
【００９２】制御回路ブロックｃｎｔ１０３は，論理演
算部ＬＢ１，インバータＩＮＶ０，ＩＮＶ１，およびレ
ベルシフタＬＳ０，ＬＳ１から構成されている。論理演
算部ＬＢ１は，ブロック選択信号ＢＳ０，ＢＳ１および
センスアンプ活性化信号ＳＥＮＳＥが入力され，イコラ
イズ信号ＥＱおよびセンスアンプ活性化信号ＳＥを出力
する。インバータＩＮＶ０は，ブロック選択信号ＢＳ０
の電位レベルを反転させるものであり，インバータＩＮ
Ｖ１は，ブロック選択信号ＢＳ１の電位レベルを反転さ
せるものである。また，レベルシフタＬＳ０は，インバ
ータＩＮＶ０の出力を増幅し，第２の電源電位ＶＰＰと
接地電位ＶＳＳの間でスイングするイコライズ信号ＥＱ
０および転送信号ＴＧ１を生成するものであり，レベル
シフタＬＳ１は，インバータＩＮＶ１の出力を増幅し，
第２の電源電位ＶＰＰと接地電位ＶＳＳの間でスイング
するイコライズ信号ＥＱ１および転送信号ＴＧ０を生成
するものである。制御回路ブロックｃｎｔ１０３は，制
御回路ブロックｃｎｔ１０２に対して，インバータＩＮ
Ｖ４，ＩＮＶ５およびレベルシフタＬＳ４，ＬＳ５が省
略された構成とされている。
【００９３】レベルシフタＬＳ０は，出力信号をセンス
アンプブロックｓａに備えられたＮ型ＭＯＳトランジス
タＮ０２，Ｎ０３，Ｎ０４の各ゲートに対してイコライ
ズ信号ＥＱ０として出力するとともに，センスアンプブ
ロックｓａに備えられたＮ型ＭＯＳトランジスタＮ１
０，Ｎ１１に対して転送信号ＴＧ１として出力するよう
に構成されている。また，レベルシフタＬＳ１は，出力
信号をセンスアンプブロックｓａに備えられたＮ型ＭＯ
ＳトランジスタＮ１２，Ｎ１３，Ｎ１４の各ゲートに対
してイコライズ信号ＥＱ１として出力するとともに，セ
ンスアンプブロックｓａに備えられたＮ型ＭＯＳトラン
ジスタＮ００，Ｎ０１に対して転送信号ＴＧ０として出
力するように構成されている。
【００９４】以上説明したように，第３の実施の形態に
かかる半導体記憶装置によれば，インバータＩＮＶ４，
ＩＮＶ５およびレベルシフタＬＳ４，ＬＳ５が省略され
るとともに，イコライズ信号ＥＱ０と転送信号ＴＧ１が
統一され，イコライズ信号ＥＱ１と転送信号ＴＧ０が統
一されており，第２の実施の形態にかかる半導体記憶装
置に比べて回路が簡素化される。したがって，半導体記
憶装置のレイアウト面積を縮小させることが可能とな
る。
【００９５】（第４の実施の形態）本発明の第４の実施
の形態にかかる半導体記憶装置におけるメモリセル周辺
回路の構成を図６に示す。この半導体記憶装置は，セン
スアンプブロックｓａ，一対のメモリセルブロックｍｃ
０，ｍｃ１，第１，２のワード線駆動手段としての一対
のワードドライバブロックｗｄ１０４−０，ｗｄ１０４
−１，一対のデコーダブロックｄｅｃ１−０，ｄｅｃ１
−１，および制御回路ブロックｃｎｔ１０３を含むもの
である。すなわち，第４の実施の形態にかかる半導体記
憶装置は，第３の実施の形態にかかる半導体記憶装置に
対して，一対のワードドライバブロックｗｄ１−０，ｗ
ｄ１−１が一対のワードドライバブロックｗｄ１０４−
０，ｗｄ１０４−１に置き換えられた構成を有するもの
である。
【００９６】一対のワードドライバブロックｗｄ１０４
−０，ｗｄ１０４−１は，それぞれ，メモリセルブロッ
クｍｃ０，ｍｃ１に対して配置されるものである。な
お，ワードドライバブロックｗｄ１０４−０，ｗｄ１０
４−１は，相互に略同一の構成を有するものであり，以
下，ワードドライバブロックｗｄ１０４−０を代表的に
説明する。
【００９７】ワードドライバブロックｗｄ１０４−０
は，メインワード線ＭＷＬ００，ＭＷＬ１１，アドレス
信号ＡＤＤ０１０，ＡＤＤ０１１，およびイコライズ信
号ＥＱ０が入力され，ワード線ＷＬ００，ＷＬ０１，Ｗ
Ｌ０２，ＷＬ０３を出力する。
【００９８】そして，ワードドライバーブロックｗｄ１
０４−０は，第１の選択部としてのＯＲゲートＯＲ０
０，ＯＲ０１，および，第１のワード線駆動部としての
ＮＯＲゲートＮＯ００，ＮＯ０１，ＮＯ０２，ＮＯ０３
から構成されている。
【００９９】ＯＲゲートＯＲ００は，一方の入力端にア
ドレス信号ＡＤＤ０１０が入力されており，他方の入力
端に第１の制御信号としてのイコライズ信号ＥＱ０（＝
転送信号ＴＧ１）が入力されており，アドレス信号Ａ０
１０を出力する。ＯＲゲートＯＲ０１は，一方の入力端
にアドレス信号ＡＤＤ０１１が入力されており，他方の
入力端にイコライズ信号ＥＱ０（＝転送信号ＴＧ１）が
入力されており，アドレス信号Ａ０１１を出力する。Ｎ
ＯＲゲートＮＯ００の一方の入力端およびＮＯＲゲート
ＮＯ０１の一方の入力端には，メインワード線ＭＷＬ０
０が接続されており，ＮＯＲゲートＮＯ０２の一方の入
力端およびＮＯＲゲートＮＯ０３の一方の入力端には，
メインワード線ＭＷＬ０１が接続されている。ＮＯＲゲ
ートＮＯ００の他方の入力端およびＮＯＲゲートＮＯ０
２の他方の入力端には，ＯＲゲートＯＲ００から出力さ
れたアドレス信号Ａ０１０が入力され，ＮＯＲゲートＮ
Ｏ０１の他方の入力端およびＮＯＲゲートＮＯ０３の他
方の入力端には，ＯＲゲートＯＲ０１から出力されたア
ドレス信号Ａ０１１が入力されるように構成されてい
る。ＮＯＲゲートＮＯ００の出力端は，ワード線ＷＬ０
０が接続されており，ＮＯＲゲートＮＯ０１の出力端
は，ワード線ＷＬ０１が接続されており，ＮＯＲゲート
ＮＯ０２の出力端は，ワード線ＷＬ０２が接続されてお
り，ＮＯＲゲートＮＯ０３の出力端は，ワード線ＷＬ０
３が接続されている。
【０１００】以上のように構成された本発明の第４の実
施の形態にかかる半導体記憶装置のデータ読み出し動作
およびイコライズ動作について図７を参照しながら説明
する。なお，ここではセル容量Ｃ００に蓄えられた”
１”情報（セル容量Ｃ００が第１の電位ＶＤＤに充電さ
れている）を読み出す場合に即して説明する。
【０１０１】ｔ０（初期状態）において，半導体記億装
置の入力すなわちアドレス信号ＡＤＤ００，ＡＤＤ０
１，ＡＤＤ１０，ＡＤＤ１１，ブロック選択信号ＢＳ
０，ＢＳ１，センスアンプ活性化信号ＳＥＮＳＥの電位
は，すべて接地電位ＶＳＳである。したがって，イコラ
イズ信号ＥＱは，第１の電源電位ＶＤＤとされ，センス
アンプ活性化信号ＳＥは，接地電位ＶＳＳとされ，イコ
ライズ信号ＥＱ０（＝転送信号ＴＧ１）および第２の制
御信号としてのイコライズ信号ＥＱ１（＝転送信号ＴＧ
０）は，第２の電源電位ＶＰＰとされる。また，メイン
ワード線ＭＷＬ００，ＭＷＬ０１，ＭＷＬ１０，ＭＷＬ
１１およびアドレス信号ＡＤＤ０１０，ＡＤＤ０１１，
ＡＤＤ１１０，ＡＤＤ１１１は，第２の電源電位ＶＰＰ
とされる。メモリセルブロックｍｃ０に接続されている
ワード線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，お
よび，メモリセルブロックｍｃ１に接続されているワー
ド線ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３は，接地
電位ＶＳＳとされ，ビット線対ＢＬ，ＢＬｂ，ＢＬ０，
ＢＬ０ｂ，ＢＬ１，ＢＬ１ｂは，第３の電源電位ＶＢＬ
とされる。
【０１０２】時刻ｔ１において，ブロック選択信号ＢＳ
０の電位が第１の電源電位ＶＤＤに遷移し，イコライズ
信号ＥＱの電位が接地電位ＶＳＳに遷移する。これによ
って，ビット線対ＢＬ，ＢＬｂは，第３の電源電位ＶＢ
Ｌから切り離される。
【０１０３】ところで，ブロック選択信号ＢＳ０の電位
が第１の電源電位ＶＤＤに遷移した時刻ｔ１において，
本来ならば転送信号ＴＧ１（＝イコライズ信号ＥＱ０）
の電位は，接地電位ＶＳＳに遷移すべきである。しか
し，図６に示した半導体記憶装置に対して，複数のセン
スアンプブロック，および，それに伴う複数のメモリセ
ルブロック，ワードドライバブロックが備えられた場
合，イコライズ信号ＥＱ０，ＥＱ１および転送信号ＴＧ
０，ＴＧ１の供給ラインに寄生する容量および抵抗が増
加し，イコライズ信号ＥＱ０，ＥＱ１および転送信号Ｔ
Ｇ０，ＴＧ１の電位レベルの遷移が遅延するおそれがあ
る。ここでは，転送信号ＴＧ１（＝イコライズ信号ＥＱ
０）の電位が接地電位ＶＳＳに遷移するタイミングが時
刻ｔ１から時刻ｔ１’（時刻ｔ１’は，時刻ｔ２の後と
する。）まで遅れた場合について説明する。
【０１０４】時刻ｔ２において，アドレス信号ＡＤＤ０
０とアドレス信号ＡＤＤ１０の電位が第１の電源電位Ｖ
ＤＤに遷移し，メインワード線ＭＷＬ００とアドレス信
号ＡＤＤ０１０が接地電位ＶＳＳに遷移する。しかし，
イコライズ信号ＥＱ（＝転送信号ＴＧ１）の電位は，未
だ第２の電源電位ＶＰＰであるため，ＯＲゲートＯＲ０
０から出力されるアドレス信号Ａ０１０は，第２の電源
電位ＶＰＰを維持している。したがって，ワード線ＷＬ
００の電位は，接地電位ＶＳＳとされている。
【０１０５】続く時刻ｔ１’において，イコライズ信号
ＥＱ０（＝転送信号ＴＧ１）の電位が接地電位ＶＳＳに
遷移する。これによって，Ｎ型ＭＯＳトランジスタＮ１
０，Ｎ１１を介して接続されていたビット線対ＢＬ，Ｂ
Ｌｂとビット線対ＢＬ１，ＢＬ１ｂが切り離される。ま
た，Ｎ型ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ０４が
オフするため，ビット線対ＢＬ０，ＢＬ０ｂは，第３の
電源電位ＶＢＬから切り離される。そして，ＯＲゲート
ＯＲ００から出力されるアドレス信号Ａ０１０の電位が
接地電位ＶＳＳに遷移するため，ワード線ＷＬ００の電
位が第２の電源電位ＶＰＰに遷移し，Ｎ型ＭＯＳトラン
ジスタＭ００を介して，セル容量Ｃ００に蓄えられた電
荷がビット線ＢＬ０ｂに放出される。この結果，ビット
線ＢＬ０ｂおよびビット線ＢＬｂの電位が上昇し，第３
の電源電位ＶＢＬを保持しているビット線ＢＬ０および
ビット線ＢＬとの間に微少な電位差が生じる。
【０１０６】時刻ｔ３において，センスアンプ活性化信
号ＳＥＮＳＥの電位が第１の電源電位ＶＤＤに遷移す
る。これによって，制御回路ブロックｃｎｔ１０３に備
えられた論理演算部ＬＢ１は，センスアンプ活性化信号
ＳＥを接地電位ＶＳＳとし，センスアンプブロックｓａ
に備えられたセンスアンプ制御回路部ａｃｎｔは，セン
スノードＳＮを接地電位ＶＳＳにバイアスし，センスノ
ードＳＰを第１の電源電位ＶＤＤにバイアスする。そし
て，センスノードＳＮとセンスノードＳＰがそれぞれ接
地電位ＶＳＳと第１の電源電位ＶＤＤにバイアスされる
ことによって，センスアンプブロックｓａのセンスアン
プ部ａｍｐに備えられたＮ型ＭＯＳトランジスタＮ０，
Ｎ１およびＰ型ＭＯＳトランジスタＰ０，Ｐ１が動作を
開始し，ビット線ＢＬｂとビット線対ＢＬの間の微少な
電位差が増幅される。すなわちビット線ＢＬｂは，第１
の電源電位ＶＤＤにバイアスされ，ビット線ＢＬは，接
地電位ＶＳＳにバイアスされる。
【０１０７】以上の動作によって，セル容量Ｃ００に蓄
えられた電荷は，ビット線対ＢＬ，ＢＬｂに読み出され
る。そして，ビット線ＢＬｂの電位（第１の電源電位Ｖ
ＤＤ）がＮ型ＭＯＳトランジスタＭ００を介しセル容量
Ｃ００に伝えられることによって，時刻ｔ２に放出され
たセル容量Ｃ００の電荷（”１”情報）は補償されるこ
とになる。なお，このセル容量Ｃ００の電荷（第１の電
源電位ＶＤＤに充電）を補償するためには，第２の電源
電位ＶＰＰは，少なくともＶＤＤ＋Ｖｔ（Ｎ型ＭＯＳト
ランジスタＭ００のスレショルド電圧）より高くする必
要がある。
【０１０８】時刻ｔ４以降，イコライズ動作が実行され
る。アドレス信号ＡＤＤ００，ＡＤＤ１０の電位が接地
電位ＶＳＳに遷移する。そして，メインワード線ＭＷＬ
００とアドレス信号ＡＤＤ０１０が第２の電源電位ＶＰ
Ｐに遷移し，アドレス信号Ａ０１０が第２の電源電位Ｖ
ＰＰに遷移するためワード線ＷＬ００の電位が接地電位
ＶＳＳに遷移する。これによって，Ｎ型ＭＯＳトランジ
スタＭ００がオフし，セル容量Ｃ００がビット線ＢＬ０
ｂと切り離される。
【０１０９】時刻ｔ５において，センスアンプ活性化信
号ＳＥＮＳＥの電位が接地電位ＶＳＳに遷移し，センス
ノードＳＮ，ＳＰおよびビット線対ＢＬ，ＢＬｂは，接
地電位ＶＳＳおよび第１の電源電位ＶＤＤから切り離さ
れる。
【０１１０】時刻ｔ６において，ブロック選択信号ＢＳ
０の電位が接地電位ＶＳＳに遷移する。これによって，
転送信号ＴＧ１（＝イコライズ信号ＥＱ０）の電位が第
２の電源電位ＶＰＰに遷移し，ビット線対ＢＬ０，ＢＬ
０ｂ，ビット線対ＢＬ，ＢＬｂ，およびビット線対ＢＬ
１，ＢＬ１ｂは，Ｎ型ＭＯＳトランジスタＮ００，Ｎ０
１，Ｎ１０，Ｎ１１を介して接続される。
【０１１１】また，イコライズ信号ＥＱ０（＝転送信号
ＴＧ１）の電位が第２の電源電位ＶＰＰに遷移し，Ｎ型
ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ０４，Ｎ１２，
Ｎ１３，Ｎ１４がオンする。これによって，ビット線Ｂ
Ｌ０とビット線ＢＬ０ｂが接続され，ビット線ＢＬ１と
ビット線ＢＬ１ｂが接続され，ビット線対ＢＬ０，ＢＬ
０ｂおよびビット線対ＢＬ１，ＢＬ１ｂは，第３の電源
電位ＶＢＬにイコライズされることになる。
【０１１２】さらに，イコライズ信号ＥＱの電位が第１
の電源電位ＶＤＤ遷移するため，センスノードＳＮ，Ｓ
Ｐは，センスアンプブロックｓａに備えられたセンスア
ンプ制御回路部ａｃｎｔによって第３の電源電位ＶＢＬ
にイコライズされる。
【０１１３】また，ビット線対ＢＬ，ＢＬｂは，Ｎ型Ｍ
ＯＳトランジスタＮ００，Ｎ０１，Ｎ１０，Ｎ１１を介
しビット線ＢＬ０とＢＬ０ｂおよびＢＬ１とＢＬ１ｂに
接続されているため，第３の電源電位ＶＢＬにイコライ
ズされる。
【０１１４】ビット線ＢＬ，ＢＬｂ，ＢＬ０，ＢＬ０
ｂ，ＢＬ１，ＢＬ１ｂの電位が全て第３の電源電位ＶＢ
Ｌと等しく相互間の電位差がなくなった時点でイコライ
ズ動作が終了する。
【０１１５】以上説明したように，第４の実施の形態に
かかる半導体記憶装置によれば，アドレス信号Ａ０１
０，Ａ１１０を駆動するＯＲゲートＯＲ００，ＯＲ０１
が備えられ，そのアドレス信号Ａ０１０，Ａ１１０の電
位レベルととメインワード線ＭＷＬ００，ＭＷＬ０１，
ＭＷＬ１０，ＭＷＬ１１の電位レベルとのＮＯＲ論理に
従ってワード線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０
３，ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３が駆動さ
れることになる。すなわち，各ワード線ＷＬ００，ＷＬ
０１，ＷＬ０２，ＷＬ０３は，イコライズ信号ＥＱ０
（＝転送信号ＴＧ１）が接地電位ＶＳＳに遷移してはじ
めてアクティブとなり，各ワード線ＷＬ１０，ＷＬ１
１，ＷＬ１２，ＷＬ１３は，イコライズ信号ＥＱ１（＝
転送信号ＴＧ０）が接地電位ＶＳＳに遷移してはじめて
アクティブとなる。
【０１１６】例えば，第４の半導体記憶装置が複数のセ
ンスアンプブロックを備え，イコライズ信号ＥＱ０，Ｅ
Ｑ１（＝転送信号ＴＧ１，ＴＧ０）の供給ラインに寄生
する容量および抵抗が大きくなり，イコライズ信号ＥＱ
０，ＥＱ１（＝転送信号ＴＧ１，ＴＧ０）の電位レベル
の遷移タイミングに遅延が生じた場合であっても，イコ
ライズ信号ＥＱ０，ＥＱ１（＝転送信号ＴＧ１，ＴＧ
０）が接地電位ＶＳＳに遷移するまで各ワード線ＷＬ０
０，ＷＬ０１，ＷＬ０２，ＷＬ０３，ＷＬ１０，ＷＬ１
１，ＷＬ１２，ＷＬ１３が第２の電源電位ＶＰＰに遷移
することはない。つまり，各ワード線ＷＬ００，ＷＬ０
１，ＷＬ０２，ＷＬ０３，ＷＬ１０，ＷＬ１１，ＷＬ１
２，ＷＬ１３が第２の電源電位ＶＰＰに遷移したときに
は，必ずイコライズ信号ＥＱ０，ＥＱ１は，接地電位Ｖ
ＳＳに遷移している。したがって，第４の実施の形態に
かかる半導体記憶装置によれば，選択されたセル容量か
ら放出された電荷がＮ型ＭＯＳトランジスタＮ０２，Ｎ
０３，Ｎ１２，Ｎ１３を介して第３の電源電位ＶＢＬに
放出されることはなく，データの読み出し不良は防止さ
れることになる。
【０１１７】また，本実施の形態においては，イコライ
ズ信号ＥＱ０，ＥＱ１（＝転送信号ＴＧ１，ＴＧ０）が
接地電位ＶＳＳに遷移するタイミングが遅延した場合に
ついて説明したが，遅延しない場合であっても，第４の
実施の形態にかかる半導体記憶装置は，以下の優れた効
果をもたらす。すなわち，従来の半導体記憶装置によれ
ば，イコライズ信号ＥＱ０，ＥＱ１（＝転送信号ＴＧ
１，ＴＧ０）の遅延に備えて，アドレス信号ＡＤＤ０
０，ＡＤＤ０１，ＡＤＤ１０，ＡＤＤ１１の電位遷移タ
イミング（時刻ｔ２）を時刻ｔ１から所定時間遅延させ
る必要があったが，第４の実施の形態にかかる半導体記
憶装置によれば，アドレス信号ＡＤＤ００，ＡＤＤ０
１，ＡＤＤ１０，ＡＤＤ１１の電位遷移タイミングを遅
延させる必要がなくなる。さらに，アドレス信号ＡＤＤ
００，ＡＤＤ０１，ＡＤＤ１０，ＡＤＤ１１の電位を時
刻ｔ１において遷移させることも可能となり，結果的に
高速アクセスが実現する。
【０１１８】（第５の実施の形態）本発明の第５の実施
の形態にかかる半導体記憶装置におけるメモリセル周辺
回路の構成を図８に示す。この半導体記憶装置は，セン
スアンプブロックｓａ，一対のメモリセルブロックｍｃ
０，ｍｃ１，一対のワードドライバブロックｗｄ１０４
−０，ｗｄ１０４−１，一対のデコーダブロックｄｅｃ
１０５−０，ｄｅｃ１０５−１，デコーダブロックｄｅ
ｃ１１５，および制御回路ブロックｃｎｔ１０３を含む
ものである。すなわち，第５の実施の形態にかかる半導
体記憶装置は，第４の実施の形態にかかる半導体記憶装
置に対して，一対のデコーダブロックｄｅｃ１−０，ｄ
ｅｃ１−１が一対のデコーダブロックｄｅｃ１０５−
０，ｄｅｃ１０５−１に置き換えられ，新たにデコーダ
ブロックｄｅｃ１１５が追加された構成を有するもので
ある。
【０１１９】一対のデコーダブロックｄｅｃ１０５−
０，ｄｅｃ１０５−１は，それぞれ，ワードドライバブ
ロックｗｄ１０４−０，ｗｄ１０４−１に対して配置さ
れるものである。なお，デコーダブロックｄｅｃ１０５
−０，ｄｅｃ１０５−１は，相互に略同一の構成を有す
るものであり，以下，デコーダブロックｄｅｃ１０５−
０を代表的に説明する。
【０１２０】デコーダブロックｄｅｃ１０５−０は，ア
ドレス信号ＡＤＤ００，ＡＤＤ０１およびブロック選択
信号ＢＳ０が入力され，メインワード線ＭＷＬ００，Ｍ
ＷＬ０１を駆動する。
【０１２１】そして，デコーダブロックｄｅｃ１０５−
０は，アドレス信号ＡＤＤ００とブロック選択信号ＢＳ
０に基づく論理演算結果をメインワード線ＭＷＬ００に
出力する論理演算部ＬＢ０００，および，アドレス信号
ＡＤＤ０１とブロック選択信号ＢＳ０に基づく論理演算
結果をメインワード線ＭＷＬ０１に出力する論理演算部
ＬＢ００１から構成されている。すなわち，デコーダブ
ロックｄｅｃ１０５−０は，デコーダブロックｄｅｃ１
−０に対して，論理演算部ＬＢ１００，ＬＢ１０１が省
略された構成を有するものである。
【０１２２】デコーダブロックｄｅｃ１１５は，インバ
ータＩＮＶ６，ＩＮＶ７およびレベルシフタＬＳ６，Ｌ
Ｓ７から構成されている。インバータＩＮＶ６は，アド
レス信号ＡＤＤ１０の電位レベルを反転させ，インバー
タＩＮＶ７は，アドレス信号ＡＤＤ１１の電位レベルを
反転させるものである。また，レベルシフタＬＳ６は，
インバータＩＮＶ６の出力を増幅し，第２の電源電位Ｖ
ＰＰと接地電位ＶＳＳの間で電位がスイングするアドレ
ス信号ＡＤＤ０１０を生成するものであり，レベルシフ
タＬＳ７は，インバータＩＮＶ７の出力を増幅し，第２
の電源電位ＶＰＰと接地電位ＶＳＳの間で電位がスイン
グするアドレス信号ＡＤＤ０１１を生成するものであ
る。
【０１２３】デコーダブロックｄｅｃ１１５から出力さ
れたアドレス信号ＡＤＤ０１０は，ワードドライバブロ
ックｗｄ１０４−０に備えられ，他方の入力端にイコラ
イズ信号ＥＱ０（＝転送信号ＴＧ１）が入力されるＯＲ
ゲートＯＲ００の一方の入力端，および，ワードドライ
バブロックｗｄ１０４−１に備えられ，他方の入力端に
イコライズ信号ＥＱ１（＝転送信号ＴＧ０）が入力され
るＯＲゲートＯＲ１０の一方の入力端に入力される。
【０１２４】また，デコーダブロックｄｅｃ１１５から
出力されたアドレス信号ＡＤＤ０１１は，ワードドライ
バブロックｗｄ１０４−０に備えられ，他方の入力端に
イコライズ信号ＥＱ０（＝転送信号ＴＧ１）が入力され
るＯＲゲートＯＲ０１の一方の入力端，および，ワード
ドライバブロックｗｄ１０４−１に備えられ，他方の入
力端にイコライズ信号ＥＱ１（＝転送信号ＴＧ０）が入
力されるＯＲゲートＯＲ１１の一方の入力端に入力され
る。
【０１２５】以上のように，ＯＲゲートＯＲ００，ＯＲ
０１，ＯＲ１０，ＯＲ１１の他方の入力端には，ブロッ
ク選択信号ＢＳ０，ＢＳ１の電位レベルに応じて第２の
電位ＶＰＰおよび接地電位ＶＳＳにスイングするイコラ
イズ信号ＥＱ０，ＥＱ１（＝転送信号ＴＧ１，ＴＧ０）
が入力されているため，アドレス信号ＡＤＤ１０，ＡＤ
Ｄ１１は，ブロック選択信号ＢＳ０，ＢＳ１との論理演
算を行うことなく，それぞれアドレス信号ＡＤＤ０１
０，ＡＤＤ０１１に変換され，ＯＲゲートＯＲ００，Ｏ
Ｒ０１，ＯＲ１０，ＯＲ１１の一方の入力端に入力され
る。すなわち，第５の実施の形態にかかる半導体記憶装
置によれば，アドレス信号ＡＤＤ０１０，ＡＤＤ０１１
をワードドライバーブロックｗｄ１０４−０，ｗｄ１０
４−１に共有することが可能となり，第４の実施の形態
にかかる半導体記憶装置と同様の効果が得られるととも
に，半導体記憶装置のレイアウト面積を縮小させること
が可能となる。
【０１２６】以上，添付図面を参照しながら本発明の好
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。
【０１２７】
【発明の効果】以上説明したように，本発明にかかる半
導体記憶装置によれば，省電力化および大容量化が図ら
れた場合であっても，高速アクセスが実現する。特に，
請求項６，７に記載の半導体記憶装置によれば，回路が
簡略化されることになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体記憶
装置におけるメモリセル周辺回路の構成を示す回路図で
ある。
【図２】図１の半導体記憶装置の動作を示すタイミング
チャートである。
【図３】本発明の第２の実施の形態にかかる半導体記憶
装置におけるメモリセル周辺回路の構成を示す回路図で
ある。
【図４】図３の半導体記憶装置の動作を示すタイミング
チャートである。
【図５】本発明の第３の実施の形態にかかる半導体記憶
装置におけるメモリセル周辺回路の構成を示す回路図で
ある。
【図６】本発明の第４の実施の形態にかかる半導体記憶
装置におけるメモリセル周辺回路の構成を示す回路図で
ある。
【図７】図６の半導体記憶装置の動作を示すタイミング
チャートである。
【図８】本発明の第５の実施の形態にかかる半導体記憶
装置におけるメモリセル周辺回路の構成を示す回路図で
ある。
【図９】従来の半導体記憶装置におけるメモリセル周辺
回路の構成を示す回路図である。
【符号の説明】
Ａ０１０：アドレス信号 ＡＤＤ００：アドレス信号 ＢＬ，ＢＬｂ：ビット線対 ＢＬ０，ＢＬ０ｂ：ビット線対 ＢＬ１，ＢＬ１ｂ：ビット線対 ＢＳ０，ＢＳ１：ブロック選択信号 Ｃ００，Ｃ０１，Ｃ０２，Ｃ０３：セル容量 ＥＱ，ＥＱ０，ＥＱ１：イコライズ信号 ＭＷＬ００：メインワード線 Ｎ０２，Ｎ０３，Ｎ０４：Ｎ型ＭＯＳトランジスタ Ｎ１０，Ｎ１１：Ｎ型ＭＯＳトランジスタ ＳＥ：センスアンプ活性化信号 ＳＥＮＳＥ：センスアンプ活性化信号 ＴＧ０，ＴＧ１：転送信号 ＶＢＬ：第３の電源電位 ＶＤＤ：第１の電源電位 ＶＰＰ：第２の電位 ＶＳＳ：接地電位 Ｖｔ：スレショルド電圧 ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３：ワード線 ａｃｎｔ：センスアンプ制御回路部 ａｍｐ：センスアンプ部 ｃｎｔ１０１：制御回路ブロック ｄｅｃ１−０，ｄｅｃ１−１：デコーダブロック ｍｃ０，ｍｃ１：メモリセルブロック ｓａ：センスアンプブロック ｗｄ１−０，ｗｄ１−１：ワードドライバブロック

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 情報を記憶する１または２以上の記憶素
    子と，前記記憶素子から読み出された情報を伝達するビ
    ット線対と，前記ビット線対を構成する一のビット線お
    よび他のビット線の電位をそれぞれ基準電位および第１
    の電源電位に増幅する増幅手段と，前記第１の電源電位
    よりも高電位の第２の電源電位となるイコライズ信号に
    よって制御され，前記ビット線対を第３の電源電位にイ
    コライズするイコライズ手段と，を備えたことを特徴と
    する，半導体記憶装置。
  2. 【請求項２】 前記イコライズ手段は，前記一のビット
    線に対して前記第３の電源電位を供給する第１の電位供
    給トランジスタと，前記他のビット線に対して前記第３
    の電源電位を供給する第２の電位供給トランジスタと，
    前記一のビット線と前記他のビット線を接続する接続ト
    ランジスタと，を備え，前記イコライズ信号は，前記第
    １の電位供給トランジスタ，前記第２の電位供給トラン
    ジスタ，および前記接続トランジスタの各ゲートに入力
    されることを特徴とする，請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】 前記一のビット線は，第１の増幅手段接
    続トランジスタによって前記増幅手段に接続され，前記
    他のビット線は，第２の増幅手段接続トランジスタによ
    って前記増幅手段に接続され，前記第１の増幅手段接続
    トランジスタおよび第２の増幅手段接続トランジスタ
    は，前記第２の電源電位となる増幅手段接続トランジス
    タ制御信号によって制御されることを特徴とする，請求
    項１または２に記載の半導体記憶装置。
  4. 【請求項４】 情報を記憶する１または２以上の記憶素
    子からなる第１の記憶素子群と，情報を記憶する１また
    は２以上の記憶素子からなる第２の記憶素子群と，前記
    第１の記憶素子群に属する前記１または２以上の記憶素
    子から読み出された情報を伝達する第１のビット線対
    と，前記第２の記憶素子群に属する前記１または２以上
    の記憶素子から読み出された情報を伝達する第２のビッ
    ト線対と，前記第１のビット線対を構成する第１の一の
    ビット線および第１の他のビット線の電位をそれぞれ基
    準電位および第１の電源電位に増幅し，前記第２のビッ
    ト線対を構成する第２の一のビット線および第２の他の
    ビット線の電位をそれぞれ基準電位および第１の電源電
    位に増幅する増幅手段と，前記第１の電源電位よりも高
    電位の第２の電源電位となる第１の制御信号によって制
    御され，前記第１のビット線対を第３の電源電位にイコ
    ライズする第１のイコライズ手段と，前記第２の電源電
    位となる第２の制御信号によって制御され，前記第２の
    ビット線対を前記第３の電源電位にイコライズする第２
    のイコライズ手段と，を備えたことを特徴とする，半導
    体記憶装置。
  5. 【請求項５】 前記第１の一のビット線は，第１の増幅
    手段接続トランジスタによって前記増幅手段に接続さ
    れ，前記第１の他のビット線は，第２の増幅手段接続ト
    ランジスタによって前記増幅手段に接続され，前記第２
    の一のビット線は，第３の増幅手段接続トランジスタに
    よって前記増幅手段に接続され，前記第２の他のビット
    線は，第４の増幅手段接続トランジスタによって前記増
    幅手段に接続され，前記第１の増幅手段接続トランジス
    タおよび第２の増幅手段接続トランジスタは，前記第２
    の制御信号によって制御され，前記第３の増幅手段接続
    トランジスタおよび第４の増幅手段接続トランジスタ
    は，前記第１の制御信号によって制御されることを特徴
    とする，請求項４に記載の半導体記憶装置。
  6. 【請求項６】 前記第１の記憶素子群に属する前記各記
    憶素子に接続された複数の第１のワード線と，前記第１
    の制御信号の電位レベルに応じて，前記複数の第１のワ
    ード線の一を選択的に駆動する第１のワード線駆動手段
    と，前記第２の記憶素子群に属する前記各記憶素子に接
    続された複数の第２のワード線と，前記第２の制御信号
    の電位レベルに応じて，前記複数の第２のワード線の一
    を選択的に駆動する第２のワード線駆動手段と，を備え
    たことを特徴とする，請求項４または５に記載の半導体
    記憶装置。
  7. 【請求項７】 前記第１のワード線駆動手段は，前記複
    数の第１のワード線を個別に駆動する複数の第１のワー
    ド線駆動部と，前記第１の制御信号の電位レベルとアド
    レス信号の電位レベルに応じて，前記複数の第１のワー
    ド線駆動部の一を選択する第１の選択部と，を備え，前
    記第２のワード線駆動手段は，前記複数の第２のワード
    線を個別に駆動する複数の第２のワード線駆動部と，前
    記第２の制御信号の電位レベルと前記アドレス信号の電
    位レベルに応じて，前記複数の第２のワード線駆動部の
    一を選択する第２の選択部と，を備えたことを特徴とす
    る，請求項６に記載の半導体記憶装置。
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