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經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明（1 ) 〔產業上之利用領域〕 本發明係關於半導體記憶裝置。特別是，與在感應放 大器構造的DRAM (動態型唯讀半導體記憶裝置）（ dynamic veed only memony DRAM )中》具有產生固定的 昇壓電位，並使用此昇壓電位做爲字元線的驅動電位者有 關0 〔先行技術〕 通常的D RAM係使用主要爲N通道型Μ Ο S電晶體 的引導（bootstrap )型驅動電路來做爲字元線的驅動 電路。譬如說，如刊載於IEEE ISSCC DIGFST OF TECHNICAL PAPERS， P P 1 2 - 1 3 Febwany 1 6 ， 1 9 7 7者。但是，隨著電源電壓的低電壓化，而且因微 細技術的進步，目前已能夠對每一條字元線配置P通道型 MOS電晶體，在6 4M位元DRAM中，已經使用了由 使用臨界値不下降的P通道型MO S電晶體的字元線驅動 電路，及，用以產生此驅動電壓的昇壓電路，的組合所構 成的字元線驅動電路系列。但是，在將昇壓電路組合到晶 粒內部的場合，爲了使輸出電壓安定化，會有連接到此输 出的電容的面積會變成很大的缺點。因此，以往的內藏了 昇壓電路的D R AM會有其面稹會變大的問題。 〔發明所欲解決之課題〕 爲了達成上述目的，在本發明中提供了具有：產生昇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 A7 3U1749 B7 五、發明説明（2 ) 壓電位的昇壓電路，及，含有第1位元對的第1記憶體單 元陣列，及，含有第2位元對的第2記憶體單元陣列，及 ，感應放大器電路，及，具有連接到第1位元線對及感應 放大器電路電路的一對的電晶體的第1轉送閘極電路，及 ，具有連接到第2位元線對及感應放大器電路的一對的電 晶體的第2轉送閘極電路，及，具有平衡（equalize) 第1位元線對的電晶體的第1平衡電路，及，具有平衡第 2位元線對的電晶體的第2平衡電路，及，在沒有選擇第 1及第2記憶體單元陣列的任一記憶體單元時，分別加上 昇壓電路到第1及第2轉送閘極電路內的電晶體的閘極及 第1及第2平衡電路內的電晶體的閘極的控制電路，的半 導體記憶裝置。 而且，提供了 一種半導體記憶裝置，其特徵係：在選 擇了第1記憶體單元陣列中的記憶體單元時，分別加上接 地電位到第1平衡電路內的電晶體的閘極及第2轉送電路 內的電晶體的閘極，而且，分別加上昇壓電位到前述第2 平衡電路內的電晶體的閘極及第1轉送閘極電路內的電晶 體的閘極；在選擇了第2記憶體單元陣列中的記憶體單元 時，分別加上接地電位到第2平衡電路內的電晶體的閘極 及第1轉送閘極電路內的電晶體的閘極，而且，分別加上 昇壓電位到第1平衡電路內的電晶體的閘極及第2平衡電 路內的電晶體的閘極。 〔作用〕 本紙張尺度適用中國國家標準（CNS ) Μ規格（21.0X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局貞工消费合作社印装 經濟部中央標準局員工消费合作社印装 A7 B7 五、發明説明（3 ) 若使用本發明所提供的手段，則在沒有選擇第1及第 2記憶體單元陣列中的任一記億體單元時，會加上昇壓電 位到第1及第2轉送閘極電路內及第1及第2平衡電路內 的電晶體的閘極。即是，在此時，這些電晶體均連接到昇 壓電路的輸出，而可做爲電容元件。因此，連接到昇壓電 路輸出的電容可以減少與這些電晶體的寄生電容量相當的 部份。再者，即使是選擇了第1或第2的任一記憶體單元 陣列內的記憶體單元，也會有轉送閘極電路及平衡電路內 的電晶體的一半會連接到昇壓電路的輸出，而此可做爲電 容元件，而能夠使連接到昇壓電路的電容減少與此寄生電 容量相當的部份。 如上所述的，藉由使以往在非選擇時連接到接地電位 的轉送閘極等的電晶體作用爲昇壓電路的電容，便能夠減 少此寄生電容部份的電容元件的面積。 〔實施例〕 以下，參照附圖來說明本發明的半導體記憶裝置。本 發明除了可以使用爲各種半導體記憶裝置（SRAM、 EPROM、MROM等〉之外，因爲係適用於DRAM，所以以 下以D RAM爲例來做說明。 圖1顯示本發明的要部。即是，由第1記憶體單元陣 列M C A 1 ，第2記憶體單元陣列M C A 2，左側位元線 對BLL、/BLL，右側位元線對BLR、/BLR。 感應放大器S/A等所構成。而且，也具有：由N通道Μ 本紙張尺度適用中國國家標準（CNS ) Α4规格（21.0X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央樣準局員工消費合作社印製 A 7 B7 五、發明説明（4 )

0S電晶體Q 1、Q 2、Q 3所構成的左側位元線對用平 衡電路，由N通道MOS電晶體Q 4、Q 5所構成的左側 轉送閘極電路，由N通道MOS電晶體Q6、Q7、Q8 所構成的右側位元線對用平衡電路，由N通道MOS電晶 體Q 9、Q 1 0所構成的右側轉送轉送閘極電路。記憶體 單元陣列MCA 1、MCA 2係將複數的動態記憶體以行 列狀配置，並將同一列的記憶體單元以同一位元線對連接 ，而將同一行的記憶體單元以同一字元線連接。左側位元 線對用平衡電路係由信號0E1所控制，在0E1爲昇壓 電路VPP (相較於接地電位，如4. 3V).時，將VBL (約爲內部電源電位VDD的一半，如約1. 5V)供應 到左側位元線對BLL、/BLL，而且將兩者短路：在 ΨΕ1爲接地電位Vss (0V)時，使電路內的所有的 MO S電晶體均變成非導通。右側位元線對用平衡電路係 由信號<^E2所控制，在0E2爲昇壓電位VPP時，將 VB L供應到右側位元線對B LR、/B LR，而且將兩 者短路，在0E 2爲接地電位Vss時，使電路內的所有 的MO S電晶體均變成非導通。左側轉送閘極電路係由信 號0T2所控制，在0T2爲昇壓電路VPP時，將左側 位元線BLL、/BLL連接到感應放大器S/A，在 0T2爲接地電位Vss時 ，使左側位元線BLL、/ B L L與感應放大器S/A放開，右側轉送閘極電路係由 信號0T1所控制，在0T1爲昇壓電路VPP時，使右 側位元線BLR、/BLR連接到感應放大器S/A ;在 本紙張尺度逋用中國國家橾準（CNS ) A4規格（21ΌΧ297公釐） 1---^------餐-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局員工消費合作社印製 A7 B7_ 五、發明説明（5 ) 0T1爲接地電位Vss時，使右側位元線BLR、/B LR與感應放大器S/A放開。 在如以上所構成的D RAM中，在沒有選擇第1及第 .2的任一記億體單元陣列中的記億體單元時，0E1、 0E2 、0T1 、0T2均連接到VPP 。因爲圖所未示 的字元線係在非選擇狀態，所以記憶在記億體單元內的資 料不會被破壞。此時，因爲圖中的所有的MOS電晶體 Q 1〜Q 1 0均連接到VPP ，而成爲與連接到圖未示的 昇壓電路的輸出端的電容元件相並聯的寄生電容，而能夠 使電容元件減少此寄生電容的部份。 在選擇第1記憶體單元陣列內的記憶體單元時，如圖 1所示的，0E1會從VPP下降到Vss ，而0T2則維 持VPP ，0Τ1會從VPP下降到Vss ，0E2維持 V PP，所以感應放大器S / A會與第2記憶體單元陣列 MCA 2放開，而且會解除左側平衡電路的平衡動作。 在選擇第2記憶體單元陣列內的記憶體單元時，同樣 的，沴E1會維持VPP ，必T2從VPP下降到Vss ， 0T1維持VPP ，0E2從VPP下降到Vss ，所以感 應放大器S/A會與第1記憶體單元陣列MCA1放開， 而且會解除右側平衡電路的平衡動作。 如以上所述的，藉由將以往在非選擇時連接到接地電 位的轉送閘極等的電晶體作用爲昇壓電路的電容，便能夠 減少此寄生電容量部份的電容元件的面稹。 其次，圖2中顯示本發明的要部及其控制系統。係由 本紙張尺度適用中國國家標準（CNS > A4規格（21ΌΧ297公嫠） (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 經濟部中央樣準局貞工消费合作社印裝 at _B7 五、發明説明（6 ) :從內部電源電位VDD產生昇壓電路vPP的昇壓電路 VPPGEN，及，連接到其输出端的電容DC(以下記 -爲反偶合電容），及，包含第1位準（level )移位（ shife )電路2 0 1及第1驅動電路2 1 1的MCA1選 擇驅動電路2 2 1，及，包含第2位準移位電路2 0 2及 第2驅動電路2 1 2的MCA2選擇驅動電路2 2 2，及 ，列解碼器（row decoder )電路2 3，及，字元線驅 動電路2 4等所構成。 位準移位電路2 0 1、2 0 2分別使用VPP做爲電 源，並將圖所未示的記憶體單元陣列選擇電路的輸出信號 eMCAl、eMCA2從邏輯位準（Vss — VDD間的 振幅）位準移位到昇壓位準（V ss — V PP間的振幅。驅 動電路2 1 1、2 1 2則分別使用VPP做爲電源，而將 昇壓位準的輸入信號增幅以做爲同樣昇壓位準的輸出信號 ，並分別驅動 0E1 、0T2 、0T1 、0E2 。 列解碼器電路2 3，前置解碼器（pre-decoder ) 電路2 3 ’及字元線驅動電路2 4則使用VPP做爲電源， 而將字元線選擇驅動到昇壓位準。圖1 2中做了詳細的顯 示。即是，列解碼器電路2 3係由：使在閘極加上了昇壓 位準的/PRE2信號的P通道型MOS電晶體Q2 1 ， 及，在閘極加上了邏輯位準的列位址（address )信號 X. Add的N通道型MOS電晶體Q2 2、Q2 3、 Q2 4以串聯連接的電路，及，3個反相器（invevter )電路2 3 1、2 3 2、2 3 3所構成。前置解碼器電路 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央樣準局貝工消費合作社印製

A7 B7五、發明説明（7 ) 2 3 ’係由：使在閘極加上了昇壓位準的/PRE 1信號 的P通道型MOS電晶體Q21’ ，及，在閘極加上了邏 輯位準的列位址信號X+. Add的N通道型MOS電晶 體Q22， ，Q23’ ，Q24，以串聯連接的電路，及 ，3個反相器電路231’ ，232’ ，233，， 2 3 4 ’所構成。字元線驅動電路2 4則使用VPP做爲 電源而由反相器電路Q 2 5、Q 2 6所構成。 其次，說明圖2所示電路的動作。在MCA1及 MCA 2均爲非選擇時，信號eMCA 1及信號 eMCA2均爲低位準（low level ) (Vss )。此時 ，N11、N12、N21、N22分別變爲VPP、 Vss ' V PP 、V SS 。此信號在驅動電路21中增幅而使 ΨΕ1 、0E2 、0T1 、0T2 均成爲 VPP 。此處， 0E1、0E2 、0T1 、0T2的各信號線會經由驅動 電路21內的最終段的反相器（由P通道型MOS電晶體 及N通道型MOS電晶體所構成）的上昇（pullup)側 的P通道型MO S電晶體而共通的連接到昇壓電路的輸出 端。再者，因爲這些信號線會同時的驅動記憶體單元陣列 中非常多的位元線對（數百條），所以寄生電容會很大， 其結果爲能夠使反偶合電容變的比較小。 其次，以顯示在MCA 2被選擇了的場合來做例子。 信號MCA1會從低位準移位到高位準（VPP )，而信 號eMCA2則維持在低位準。其結果爲N1 1、N1 2 、N2 1、N2 2分別變爲VSS、VPP、VPP、VSS (請先閱讀背面之注意事項再填寫本頁) .裝. 訂 ^ 本紙張尺度適用中國國家榡準（CNS > A4规格（21.0X297公釐） 10 - 經濟部中央樣準局員工消費合作社印裝 。 而 作 、 S 。線動 2VS作元的 E 、列動字 A 0 、陣衡使 \ 、PP元平而S 1 V 單的作器 E 、體路動大 0 S 憶電的放 使VS記衡 4 應 而 、1 平 2 感 幅、第側路由 增PP與右電藉 中 VA了動並 1 爲 \ 除驅 ， 2 成 S 解線準 路別器且元位 。 電分大而字壓作 }動2 放，由昇動 8驅 T 應開藉到等 爿在 0 感放，動出 X0號、爲1 著驅讀 ^-信1 果 A 接被行 和此 T 結 C ， L 進 、。-©-其 Μ 且W而 五 因爲在選擇了 MCA 1的場合也幾乎是同樣的，所以 省略其說明。 圖3顯示本發明的D R AM的概略構成圖。並將總記 憶容量假定爲6 4M位元DRAM。在半導體晶粒9中配 置了 4個1 6M位元的記憶體單元及附隨而由感應放大器 、解碼器等的核心部周邊電路所構成的核心區塊（c 〇 v e block) CBO 、CB1 、CB2 、CB3 。在 CBO 及 CB 1之間及在CB 2及CB 3之間分別配置了產生字元 線的昇壓電位Vpp的Vpp產生電位Vpp粟（pump ) 。在各核心區塊C B的資料输出部則分別配置了資料多工 器（multiplexer )電路M U X及資料緩衝器（· buffer )電路D I Β。而且，在各核心區塊的附近分別 配置了保持行（col umm )冗長電路的置換資料的保險絲 陣列（fuse array ) CFUSE ;在 CB 0 及 CB 1 之 間配置產生1/2Vdd 等的中間電位的參照電位的參 照電位產生電路VREF，在CB 2及CB 3之間則設置 產生進行電源投入時的晶粒內部的初期化時的初期化信號 -11 - (請先閲讀背面之注意事項再填寫本頁) 裝 訂 本紙張尺度適用中國國家橾準（CNS > Α4規格（210X297公釐） 經濟部中央標準局貞工消費合作杜印製 ύ^1749 Α7 -__Ξ_ 五、發明説明（9 ) 的開機重置（power on reset )電路PWRON。在 CB 0及CB 2之間，更依序配置：基板電位產生電路 S_SB，資料输出入緩衝器I/O緩衝器，及，依照墊片 (pad )，資料輸出幅度而選擇墊片的10資料多工器 電路X IMUX :在CB 1及CB 3之間則依序配置，自 我更新（self refresh )控制電路 self refresh 、位 址緩衝器Address buffer 、列系控制電路RAS series ，資料控制電路DCC。再者，在晶粒9的中心部則分別 配置：f?部份解碼器（c ο 1 u m n p a r t i a 1 d e c 〇 d e r )電路 C P D，位址移位檢出電路ATD，列部份解碼器電路 RPD、行位址切換（switching )電路ASD。 其次，圖14中顯示16M核心區塊CB的構成。係 由3 2個記憶體單元陣列單元（c e 1 1 )及3 3個核心部

周邊電路S/A以複數個交互的配置，而構成記億體區塊 ;並在其一端配置著行解碼器電路C/D。而行選擇線 C S L則以複數條的配列於列方向，並由行解碼器C / D 所選擇驅動。行選擇線C S L則供應選擇信號給靥於同一 列的各行的核心部周邊電路S/A。更詳細而言，行選擇 線係使用於感應放大器電路的部份活性化及行閘極電路的 驅動。記憶體單元區塊係構成由爲上下組的1 6 Μ核心區 塊CB，並在兩者之間分別配置了：對應於各記憶體單元 陣列的列解碼器電路R / D ( 2 3 )、列解碼器電路的驅 動信號供應電路WD R V及保持列冗長電路置換資料的 RFUSE ;再者，也分別配置了資料線增幅電路DQB 本紙張尺度適用中國國家標準（CNS ) Α4规格（21.0Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 12 經濟部中央橾準局員工消费合作社印製 本紙张尺度適用中國國家橾準（CNS ) A4規格（HOX297公釐） A7 B7 五、發明説明（10 ) 、區塊控制電路B C等。再者，在核心區塊c B的周邊部 則分別配置了對應於各核心部周邊電路的P通道型感應放 大器驅動電路PSAD。 圖1及圖2所示的記憶體單元陣列MCA1、 MC A 2分別對應著圖4的記憶體單元陣列單元，如圖所 示的，一個1 6M核心區塊CB具有6 4個記億體單元陣 列單元（M C A )，一晶粒則具有2 5 6個記憶體單元陣 列單元（MCA)。由圖3 ，圖4所示的區塊構成而能夠 得到多少的寄生電容？其結果即爲所能夠省下的反偶合電 容。 首先計算轉送閘極電路的部份。在1記憶體單元陣列 中存在著1 0 2 4對位元線（忽略多餘（redundance ) 位元線）。因此，在1晶粒中所存在的轉送閘極電路有 2 6 21 4 4個。而1轉送閘極電路係由2個N通道型 MOS電晶體所構成。因此，轉送閘極電路的MOS電晶 體的個數爲5 2 4 2 8 8個。MOS電晶體的大小如設爲 閘極寬度0. 8//m，閘極長度0. 5 6;/m，則1 MOS電晶體的通道區域的面稹爲0. 45#m2 ，則所 有的MOS電晶體的和爲2 3 4 8 8 0 m m2 。若將閘極 氧化膜的厚度設爲12nm，則相當於0. 68nF的寄 生電容。 其次，計算平衡電路的部份。存在於1記憶體單元_ 列中的平衡電路的個數也是2 6 2 1 4 4個。而1平衡電 路係由3個MOS電晶體所構成，即是由2個閘極寬 -13 - (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（11 ) 〇 8#m，閘極長〇· 56em的MOS電晶體及1個 閘極寬2. 0#111’閘極長0. 5 6#111的厘03電晶體 所構成。因此’所有MOS電晶體的通道區域的總面稹爲 528482##。此相當於1_ 52nF的寄生電容。 以上計算所求得的寄生電容約爲2 · 2 n F。因爲在 讀出時，所選擇的記憶體單元陣列係爲逋常數個（8 Κ的 更新循環（refresh cycle )製品爲4個’ 4 Κ的更新 循環製品爲8個），所以實際上幾乎全部成爲寄生電容。 再者，在6 4M DRAM中，爲了補償安定的動作，需 要約5 n F的反偶合電容。但是，藉由此發明可使其變爲 約一半的2. 8nF。由此便可大幅的削減晶粒的面稹。 由此，藉由將大容量的DRAM等分割爲多數的記憶 體單元陣列，並減少同時被活性化了的記憶體單元陣列的 個數對全體的比率，便能夠增加寄生電容的總和，其結果 能夠有助於大幅的削減晶粒的面積。 再者，如圖11所示的，反偶合電容DC係散佈於晶 粒上的任何地方。 其次，參照圖5〜圖10來詳細的說明昇壓電路 V P P G E N 〇 圖5顯示昇壓電路VP PGEN的電路構成圖。即是 ，係由參照電位產生電路5 0，比較電路5 1、5 2、 5 3 ，環型振盪器電路5 4、5 5、5 6 ，驅動器電路 57、58 ' 59，電荷泵電路60、6 1、6 2，分壓 電路6 3、6 4、6 5，電源降壓電晶體Q6 6所構成。 (請先閎讀背面之注意事項再填寫本頁) 卜 裝· 訂 .^r 本紙張尺度適用中國國家棣準（CNS ) A4規格（210X297公釐） 14 A7 經濟部中央揉準局貝工消費合作社印裝 B7 五、發明説明（ 12 ) 1 如 圖 可 知 的 9 將 輸 入 白 外 部 的 外 部 電 位 V c c由電源降歷 1 1 電 晶 體 Q 6 6 而 降 壓 並 產 生 V D D ，再將此VDD由電荷泵 1 I 電 路 6 0 、 6 1 再 度 昇 壓 而 產 生 昇 壓 電 位 V PP 。電源降 1 壓 電 晶 體 USE. Q 6 6 則 係 由 將 V D D 昇壓的電位VPP而驅動。 請 先 閲 1 I 再 者 9 V P P 的產生係由待機 ( St an d by )時專用的系 讀 背 A 1 1 統 及 動 作 專 用 的 系 統 等 2 m 類 的 系 統 來 執 行。如此，係由 之 注 意 1 1 3 種 的 昇 壓 系 統 所 構 成 9 並 分 別 爲 獨 立 的 回談（f e e d 事 項 1 I 再 1 ba c k ) 型控制來執行昇壓動作 ) 填 窝 本 Γ 裝 I 圖 6 __. 併 顯 示 了 單 元 電 容 板 ( C el 1 capactor 頁 1 1 pi at e ) 電 位 V P L > 位 元 線 電 位 V B L 、基板電位 1 | V B B 9 及 V P P V P P D V D D 對 V C C 的變化在約3 1 I V 到 約 4 V 之 間 存在 著 ΑτΤ m 變 動 的 區 域 〇 1 訂 I 圖 7 詳 細 的 顯 示 了 環 型 振 盪 器 5 4 及 驅動器電路5 7 1 1 I 的 — 部 份 〇 環 型 振 盪 器 5 4 係 由 反 及 閘 ( NAND gate 1 1 ) 5 4 1 及 偶 數 的 反 相 器 5 4 2 、 5 4 3 ' 5 4 4 ' 1 1 5 4 5 、 5 4 6 5 4 7 以 環 形 相 連 接 〇 驅動器電路係由 r 1 反 相 器 電 路 5 7 1 5 7 2 5 7 3 、 5 7 4 ' 5 7 5 ' 1 | 5 7 6 5 7 8 、 5 7 9 •N 5 8 0 > 5 8 1 ' 5 8 2 > 1 I 5 8 3 5 8 4 以 串 聯 連 接 9 並 分 別 依 序 產生遲延信號输 1 出 C 0 > C 0 C 1 N C 1 、 C 2 > C 2 、C 3、C 3、 1 C 4 、 C 4 、 C 5 C 5 C 6 C 6 〇 1 圖 8 詳 細 的 顯 示 的 驅 動 器 電 路 5 7 的 剩餘部份。信號 1 1 A 1 係 由 信 號 C 1 及 C 4 5 及 9 反 及 閘 5 8 5、及，反相 1 1 器 5 8 6 5 8 7 Λ 5 8 9 所 產 生 〇 信 號 B 1係由信號 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（21.0X297公釐） 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（21.0X297公釐） A7 B7 五、發明説明（13 ) C1及C6，及，反及閘590，及，反相器591、 5 9 2、5 9 3所產生。信號Cl 1係由信號C3、0~6~ 、C 2、"CT，及，及反或（AND N0R )閘 6 0 4，反 相器6 05、606、607反產生。信號C12係由信 號 C 3、、C 2、"C-F，及，或反及（ORNAND )閘608，反相器609、610、611、612所 產生。信號A2係由信號C1及C4，及，反或閘5 9 4 ，及，反相器595、596、597、598所產生。 信號B2係由信號C1及C6，及，反或閘5 9 9，及， 反相器600、601、602、603所產生。 圖9詳細的顯示電荷泵電路。此電荷泵電路係由電容 Q31、Q32、Q33、Q34、Q41、Q42，及 ，N通道型MOS電晶體Q3 5、Q3 6、Q3 7、 Q38、Q39、Q40所構成。 圖10顯示電荷泵電路的動作。電荷泵電路係由上下 分別對稱的電路所構成，爲了簡單起見，僅說明上半部份 的動作。再者，爲了使說明簡化，不考慮任何寄生電容， 將電容偶合（capactance coupling )比設爲無限大。 由驅動器電路5 7，信號C0到C 6係爲如圖1 〇的波形 。在1周期動作終了的初期狀態下，端點A及B爲VDD 而端點C爲2VDD 。在時刻t 1 ，信號Cl從Vss變成 VDD而由於電容Q4 1的電容結合使端點C從2VDD昇 壓到3 V DD 。在時刻t 2，信號A 1從V ss上昇到 VDD，而由電容Q 3 1的電容結合使端點A從VDD昇壓 -16 - (請先閲讀背面之注意Ϋ項再填寫本頁) .裝· 訂 S01749 經濟部中央標隼局負工消t合作社印製 A7 B7____五、發明説明（14 ) 到2VDD 。因爲在MOS電晶體Q39的閘極上加上了 3 V 〇〇 ，所以2 V DD會被送到端點B。其次，在時刻 t 3，信號B1從Vss上昇到VDD ，而由電容Q3 3的 電容結合而使端點B從2VDD昇壓到3VDD 。此時， MOS電晶體Q39係爲截止（cut-off )。其結果爲 在閘極加上3 VDD的MOS電晶體Q 3 5會導通，使端 點A的2VDD被送到輸出端點VPP端點。其次，在時刻 t 4，C 1再度上昇，在時刻t 5，B 1從VDD下降到 Vss ，在時刻t 6，Cl下降。在昇壓、轉送動作終了 的時刻t5的前後將C1設爲VDD ，將端點C設爲 3VDD的理由是爲了將端點B設爲VDD而確實的初期化 〇 如以上的說明，理論上，雖然是固定的輸出2 VDD ，但是實際上，由於負回饋或是由於寄生電容而相對於 VDD爲3V，VPP則約爲4 · 3V。與以往比較，此電 路爲一效率很好的電荷泵。但是，因爲其構造容易產生髙 頻雜訊，所以在輸出端點需要連接大電容的反偶合電容。 因此，使用如圖2所示的控制方式而稹極的利用寄生電容 便可以盡可能的發揮如圖9所示的電荷泵的特性。 以上，雖然是將本發明以使用6 4M位元DRAM時 的實施例來做詳細的說明，但是，本發明並不是限定於上 述的構成，當然，在不脫離發明的主旨範圍內，可以有種 種的變更。特別是，以電源電路的構成而言，在上述實施 例中，雖然係使降壓電位VDD再做昇壓，但是，也可以 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家揉準（CNS ) A4規格（21.0X297公釐） 17 經濟部中央揉準局負工消費合作社印製 A7 __B7_ 五、發明説明（15 ) 是將输入自外部的输入電源電位直接昇壓，在此場合，也 具有可使電源電路簡化的效果。 「再者，併記於本專利申請範圍的各構成要件的圖面 參照符號係爲了使本專利發明易於理解，並不是意圖要將 本專利發明的技術範圍限定於圖面所示之實施例。」 〔發明之效果〕 藉由使用本發明，能夠減少反偶合電容的大小，有助 於晶粒面積的減少。再者，在配置多數的記憶體單元陣列 ，並僅使其中的一部份的陣列活性化的場合，能夠更進一 步的減少反偶合電容的大小。 〔圖面之簡單說明〕 、第1圖係顯示本發明的實施例的要部的半導體記憶裝 置的電路圖及其動作說明圖。 嘍2圖係更詳細的顯示圖1的要部及控制電路的半導 體記憶裝置的電路圖。 =第3圖係本發明的實施例的全體電路構成圖。 第4圖係詳細的顯示圖3的要部的本發明的實施例的 半導體記憶裝置的平面圖。 第5圖係實施例的半導體記憶裝置的昇壓電路的電路 構成圖。 第6圖係顯示圚5的昇壓電路的動作特性的圖。 •第7圖係詳細的顯示圖5的昇壓電路的電路圖。 本紙張尺度適用中國國家揉準（CNS } A4規格（21.0x197公釐） 一 -18 - (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 B7 五、發明説明（l6 ) 第8圖係詳細的顯示圖5的昇壓電路的電路圖。 .第9圖係詳細的顯示圖5的昇壓電路的電路圖。 第1 0圖係顯示於圖7、8、9的電路的動作說明圖 〇 第1 1圖係顯示反偶合電容的位置的平面圖。 \第1 2圖係詳細的顯示字元線驅動電路及列解碼電路 的電路圖。 〔圖號說明〕 M C A :記憶體單元陣列 Q :電晶體 S/A :感應放大器 0Ε、0Τ:控制信號 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家橾準（CNS)A4·(脈™

Claims (1)

1. 經濟部中央榡準局負工消費合作社印袈 修正 £本年月 » ；----^^_補 t S5."3— τ、申請專利範圍 1 ·—種半導體記憶裝置，其特徵係具有： 產生昇壓電路的昇壓電路（VPPGEN): 包含第1位元線對（BLL、/BLL)的第1記憶 體單元陣列（M C A 1 )； 包含第2位元線對（BLR、/BLR)的第2記憶 體單元陣列（MCA2): 感應放大器（S/A)； 具有與前述第1位元線對及前述感應放大器電路相連 接的一對電晶體的第1轉送閘極電路（Q4，Q5)； 具有與前述第2位元線對及前述感應放大器電路相連 接的一對電晶體的第2轉送閘極電路（Q 9 ，Q 1 0 ); '具有平衡前述第1位元線對的電晶體的，第1平衡電 路（Ql，Q2，Q3)： 具有平衡前述第2位元線對的電晶體的，第2平衡電 路（Q 6 ，Q 7，Q 8 ):以及 在沒有選擇前述第1及第2記憶體單元陣列的任一記 憶體單元時，分別加上前述昇壓電位到前述第1及第2轉 送電路內的電晶體的閘極及前述第1及第2平衡電路內的 電晶體的閘極的控制電路（2 2 1 ，2 2 2 )。 2 .如申請專利範圍第1項之半導體記憶裝置，其中 前述的控制電路，在選擇前述第1記憶體單元陣列中的記 憶體單元時，分別加上接地電位到前述第1平衡電路內的 電晶體的閘極及前述第2轉送閘極電路內的電晶體的閘極 ，而且分別加上昇壓電位到前述第2平衡®路內的電晶體 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐)~~· 1 : r (請先閲讀背面之注意事項再填寫本頁)

   經濟部中央橾準局貝工消費合作社印装 A8 B8 C8 · D8々、申請專利範圍 的閘極及前述第1轉送閘極電路內的電晶體的閘極：而在 選擇第2記憶雅單元陣列中的記憶體單元時，分別加上接 地電位到前述第2平衡電路內的電晶體的閘極及前述第1 轉送電路內的m晶體的閘極，而且，分別加上昇壓電位到 前述第1平衡堪路內的電晶體的閘極及前述第2平衡電路 內的電晶體的閘極。 3 .如申請專利範園第2項之半導體記憶裝置，其中 前述第1及第2記億體單元陣列分別連接到第1及第2字 元線驅動電路（2 4)，而此第1及第2字元線驅動電路兰 係依前述昇壓電位而動作。 4.如申請專利範困第3項之半導體記憶裝置，其中 前述第1及第2字元線驅動電路係分別由第1及第2列解 碼器電路（2 3 )所控制，而此第1及第2列解碼器電路 則分別依前述驅動電路而動作。 5 .如申請專利範圍第1項之半導體記憶裝置，其中 前述的控制電路至少具有：將選擇前述第1記憶體單元陣 列的第1選擇信號的振幅位準移位到前述昇壓電位的位準 的第1位準移位電路（2 0 1 )，及，將選擇前述第2記 億體單元陣列的第2選擇信號的振幅位準移位到前述昇壓 電位的位準的第2位準移位電路（2 0 2 ):且係使用前 述昇壓電位以做爲此第1及第2位準移位電路的電源。 6 .如申請專利範圍第5項之半導體記憶裝置，其中 前述的控制電路也具有分別連接到前述第1及第2位準移 位電路的第1及第2驅動電路（2 11) (212);而 (請先閲讀背面之注意事項再填寫本頁) i. 、5T 本紙張尺度適用中國國家標準（CNS ) Μ規格（210Χ297公釐） 經濟部中央揉準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 此第1及第2.驅動電路係使用前述昇壓電位做爲髦源，並 在沒有選擇前述第1及第2記憶體單元陣列的任一記憶體 單元時，將前述第1及第2轉送閘極電路內的電晶體的閘 極及前述第1及第2平衡電路內的幫晶體的閘極驅動至昇 壓電位。 7 .如申請專利範圍第i項之半導體記憶裝置，其中 前述的昇壓電路的輸出係連接到電容元件（DC )。 8.如申請專利範圍第1項之半導體記億裝置，其中 前述昇壓電路使輸入自外部的電位降壓，然後再使其昇 而產生前述昇壓電位。 9 . 一種半導體記憶裝置，其特徵係具有： 產生昇壓電位的昇壓電路（VPPGEN); 包含第1位元線對（BLL、/BLL)的第1記憶 體單元陣列（MCA1)； 包含第2位元線對（BLR、/BLR)的第2記憶 體單元陣列（MCA2)； 感應放大器（S/A)； 具有與前述第1位元線對及前述感應放大器電路相連 接的一對電晶體的第1轉送閘極電路（Q4，Q5)； 具有與前述第2位元線對及前述感應放大器電路相連 接的一對電晶體的第2轉送閘極電路（Q9 ，Q1 0 ); 以及 在沒有選擇前述第1及第2記憶體單元陣列的任一記 憶體單元時，分別加上前述昇壓電壓到前述第1及第2轉 本紙浪尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) A, 訂 經濟部中央橾準局員工消費合作鈇印製 A8 B8 , C8 D8 __ 々、申請專利範圍 送閘極電路內的電晶體的閘極的控制電路（2 2 1， 2 2 2 ) ° 1 0.如申請專利範圍第9項之半導體記憶裝S，其 中前述的控制電路，在選擇前述第1記憶體單元陣列中的 記憶體單元時，加上接地電位到前述第2轉送閘極電路內 的電晶體的閛極，而且，加上昇壓電位到前述第1轉送閘 極電路內的電晶體的閘極：而在選擇前述第2記憶體單元 陣列中的記億體單元時，加上接地電位到前述第1轉送閘 極電路內的電晶體的閘極，而且，加上昇壓電位到前述第ί 2轉送閘極電路內的電晶體的閘極。 1 1 ·如申請專利範圍第1 〇項之半導體記憶裝置， 其中前述的第1及第2記憶體單元陣列分別連接到第1及 第2字元線驅動電路（2 4)，而此第1及第2字元線驅 動電路係依前述昇壓電位而動作。 1 2.如申請專利範圍第1 1項之半導體記憶裝置， 其中前述第1及第2字元線驅動電路分別由第1及第2列 解碼器電路（2 3 )的選擇信號所控制，而此第1及第2 列解碼器電路係依前述昇壓電路而動作。 1 3.如申請專利範圍第1 2項之半導體記憶裝置， 其中前述的控制電路至少具有：將選擇前述第1記憶體單 元陣列的第1選擇信號的振幅位準移位到前述昇壓電位的 位準的第1位準移位電路（2 0 1 )，及，將選擇前述第 2記憶體單元陣列的第2選擇信號的振幅位準移位到前述 昇壓電.位的位準的第2位準移位電路（2 0 2):且係使 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ,4- 訂 A8 B8 C8 D8 301749 六、申請專利範園 用前述昇壓電位以做爲此第1及第2位準移位蕙路的電源 0 1 4 .如申請專利範圍第1 3項之半導體記億裝置， 其中前述的控制電路也具有分別連接到前述第1及第2位 準移位電路的第1及第2驅動m路（211)(212) :而此第1及第2驅動電路係使用前述昇壓m位做爲電源 ，並在沒有選擇前述第1及第2記憶體單元陣列的任一記 憶體單元時，將前述第1及第2轉送閘極m路內的電晶體 的閘極顆動至昇壓電位。 1 5 .如申請專利範圍第9項之半導體記憶裝置，其 中前述的昇壓電路的输出係連接到電容元件（DC)。 1 6.如申請專利範圍第9項之半導體記憶裝置，其 中前述昇壓電路使輸入自外部的霄位降壓，然後再使其昇 壓而產生昇壓電路。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）