KR0121131B1 - 반도체 메모리장치의 구동회로 - Google Patents
반도체 메모리장치의 구동회로Info
- Publication number
- KR0121131B1 KR0121131B1 KR1019940026225A KR19940026225A KR0121131B1 KR 0121131 B1 KR0121131 B1 KR 0121131B1 KR 1019940026225 A KR1019940026225 A KR 1019940026225A KR 19940026225 A KR19940026225 A KR 19940026225A KR 0121131 B1 KR0121131 B1 KR 0121131B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- voltage terminal
- power supply
- transistor
- nmos
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 반도체 메모리장치의 구동회로에 관한 것으로, 칩 외부에서 공급되는 전원전압단과, 상기 전원전압 이상의 승압된 전압이 걸리는 승압전압단과, 접지전압단을 전원으로 하는 반도체 메모리장치에 있어서, 상기 전원전압단과 접지전압단 사이에 위치하며 로우 어드레스를 디코딩하여 전원전압레벨을 갖도록 하는 입력부와, 상기 승압전압단과 접지전압단 사이에 위치하며 승압전압레벨에서 접지전압레벨까지실제로 워드라인을 구동시키기 위한 워드라인 구동부와, 상기 입력부와 워드라인 구동부 사이에 연결되며 상기 입력부의 출력을 제어신호로 하는 래치부와, 상기 래치부의 출력에 따라 온,오프되며 승압전압레벨의 워드라인 인에이블신호를 제어신호로 하여 상기 워드라인 구동부의 출력이 초기 상태에 플로팅되는 것을 방지하기 위한 제2엔모스부를 포함하여 구성되며, 로우 디코더와 워드라인 구동회로의 전원전압을 외부 전원전압과 내부 승압전압으로 구분하여 공급함으로써 승압전압의 부하를 줄이고, 소비전력을 감소시켜 안정된 승압전압을 공급할 수 있는 효과가 있다.
Description
제1도는 종래의 기술에 의한 반도체 메모리장치의 구동회로도.
제2도는 종래의 기술에 의한 반도체 메모리장치의 다른 구동회로도.
제3도는 종래의 기술에 의한 반도체 메모리장치의 또 다른 구동회로도.
제4도는 본 발명에 의한 반도체 메모리장치의 구동회로의 구성블럭도.
제5도는 본 발명에 의한 반도체 메모리장치의 구동회로상세도.
제6도는 제5도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
30~35,37 : 접속점 36 : 인버터
900 : 입력부 910 : 래치부
920 : 워드라인 구동부 MN30~MN36 : 엔모스 트랜지스터
MP30~MP33 : 피모스 트랜지스터
본 발명은 반도체 메모리장치의 구동회로에 관한 것으로, 특히 승압전압(Vpp)의 사용을 최소화하여 소비전력을 감소시키며, 안정된 전원공급을 하기 위한 반도체 메모리장치의 구동회로에 관한 것이다.
제1도 내지 제3도는 종래의 기술에 의한 반도체 메모리장치의 구동회로로서, 제1도의 경우 칩 외부에서 공급되는 전원전압(Vcc)(Vcc) 이상의 승압된 전압이 걸리는 승압단(Vpp)과 접지전압(Vss)이 걸리는 접지단(Vss) 사이에 소정의 디코딩된 로우 어드레스신호(DRAij)만에 의해 제어되는 입력단(100)과, 상기 입력단(100)의 출력신호를 입력으로 하여 전압증폭시키기 위한 제1 및 제2구동부(200A,200B) 및 소정의 워드라인신호(φⅩi)를 입력으로 하여 메모리셀에 연결된 워드라인을 인에이블시키기 위한 출력단(300)으로 구성되며, 상기 입력단(100)을 상기와 같이 소정의 디코딩된 어드레스신호에 의해서만 제어되도록 하고, 이 어드레스신호들을 메모리셀 어레이 주변회로에서 전원전압(Vcc) 및 승압전압(Vpp) 레벨의 하이신호로 생성하도록 하였다.
또한 제2도에서는 승압단 대신 전원단(Vcc)을 사용하며, 제1도의 워드라인신호(ψXi)가 입력되는 피모스 트랜지스터(60)와, 상기 피모스 트랜지스터와 접지단 사이에 연결된 엔모스 트랜지스터(61)로 이루어진 출력단(300) 대신 출력단(400)과 상기 제2구동부(200B) 사이에 상기 워드라인 구동신호(ψXi)가 인가되는 엔모스 트랜지스터(80)와, 일측이 상기 전원단(Vcc)과 연결된 피모스 트랜지스터(81)로 이루어진 제어부(500)을 추가로 연결하고, 상기 출력단(400)은 전원단과 일측이 연결되며 게이트가 상기 제어부(500)와 연결된 상기 입력되는 피모스 트랜지스터(82)와, 상기 피모스 트랜지스터(82)와 접지단 사이에 연결된 엔모스 트랜지스터(83)를 연결하였으며, 제3도의 경우에는, 입력단(600)에 승압전압(Vpp)이 인가되는 두 개의 풀업 트랜지스터(101,102)를 사용하였으며, 제1 및 제2구동부(700A,700B)는 승압전압(Vpp)과 접지전압(Vss)을 동작전압으로 하는 두 개의 인버터(106,107)를 사용하였으며, 출력단(800)에는 상기 워드라인신호(ψXi)와 상기 워드라인 사이에 채널이 형성되어 워드라인에 실리는 전압을 풀다운시키기 위한 전송소자(109)와, 워드라인에 실리는 전압을 초기에 접지레벨로 클램프시키기 위한 홀더(110)를 사용하여 제1도의 반도체 메모리장치의 구동회로와 동일한 동작을 하도록 하였다.
즉, 각각의 입력단(100)은 소정의 디코딩된 어드레스신호에 의해서만 제어되도록 하고, 이 어드레스신호들을 메모리셀 어레이 주변회로에서 전원전압(Vcc) 및 승압전압(Vpp) 레벨의 하이신호로 생성하도록 함으로써 설계 및 레이아웃이 간단하고, 입력신호의 인에이블 순서가 복잡하지 않으며, 상기 입력신호의 인에이블시점이 고속으로 이루어지므로 고집적화에 용이하며 신뢰성을 향상시킬 수 있다.
그러나 상기와 같은 종래의 반도체 메모리장치의 구동회로는, 상기 디코딩된 어드레스신호를 셀 어레이 주변회로에서 전원전압(Vcc) 및 승압전압(Vpp) 레벨의 하이신호로 생성하려면 승압전압(Vpp)의 부하가 커질 뿐 아니라 에러나 잡음에 의한 영향으로 상기 승압전압(Vpp)이 불안하게되는 문제점이 있다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여 로우 어드레스를 디코딩하기 위한 디코더의 외부 전원전압과 메모리셀의 워드라인을 구동하는 워드라인 구동부의 내부 승압전압을 분리하여 공급함으로써 전원공급이 안정되고, 승압전압의 부하를 줄일 수 있으며, 소비전력을 감소시킬 수 있는 반도체 메모리장치의 구동회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 구동회로는 칩 외부에서 공급되는 전원전압단과, 상기 전원전압 이상의 승압된 전압이 걸리는 승압전압단과, 접지전압단 사이에 위치하며 로우 어드레스를 디코딩하여 전원전압레벨을 갖도록 하는 입력부와, 상기 승압전압단과 접지전압단 사이에 위치하며 승압전압레벨에서 접지전압레벨까지 실제로 워드라인을 구동시키기 위한 워드라인 구동부와, 상기 입력부와 워드라인 구동부 사이에 연결되며 상기 입력부의 출력을 제어신호로 하는 래치부와, 상기 래치부의 출력에 따라 온,오프되며 승압전압레벨의 워드라인 인에이블신호를 입력으로 하여 상기 워드라인을 구동시키거나 비구동시키는 제1엔모스부와, 상기 워드라인 인에이블신호를 제어신호로 하여 상기 워드라인 구동부의 출력이 초기 상태에 플로팅되는 것을 방지하기 위한 제2엔모스부를 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리장치의 구동회로는, 제4도에도시한 바와 같이, 메모리셀 어레이(1)와, 워드라인을 구동시키기 위한 워드라인 구동회로(2)와, 워드라인을 선택, 구동하여 메모리셀을 선택하기 위한 로우 디코더(3) 및 컬럼 디코더(6)와, 선택된 셀의 정보를 증폭하기 위한 비트라인 센스앰프(4) 및 컬럼라인 센스앰프(5)와, 승압전압발생부(7)와, 어드레스선에 영향을 주는 게이트 부하용량을 저감시키고 액세스 속도를 향상시키기 위한 어드레스 버퍼 및 프리 디코더(8)와, 내부발생부(9)로 구성되고, 상기 상기 워드라인 구동회로(2)와 로우 디코더(3)는 제5도에 도시한 바와 같이 로우 어드레스를 디코딩하여 전원전압(Vcc) 레벨을 갖도록 하는 입력부(900)와, 상기 입력부(900)로부터 출력된 신호에 따라 제어되는 래치부(910)와, 승압전압(Vpp) 레벨에서 전지전압 레벨까지 워드라인을 구동시키기 위한 워드라인 구동부(920)로 구성되며, 상기 래치부(910)와 워드라인 구동부(920)의 사이에는 승압전압(Vpp) 레벨의 워드라인 인에이블신호를 입력으로 하여 워드라인을 구동시키거나 비구동시키기 위한 제1엔모스부의 엔모스 트랜지스터(MN34)가 연결되며, 상기 워드라인 구동부(920)에는 워드라인 구동부(920)의 출력이 초기 상태에 플로팅되는 것을 방지하기 위한 제2엔모스부의 엔모스 트랜지스터(MN36)가 연결된다.
그리고 상기 입력부(900)는, 각각의 게이트에 제4도의 어드레스 버퍼 및 프리 디코더(8)로부터 출력된 디코딩된 로우 어드레스신호(BPXij,BPXkl,BPXMN)가 역순으로 서로 직렬연결된 엔모스 트랜지스터(MN31,MN32,MN33)의 게이트에 연결되고, 상기 어드레스 버퍼 및 프리 디코더(8)로부터 출력된 다른 신호(RDPRi)는 소스는 전원단자와 연결되고 드레인은 상기 엔모스 트랜지스터(MN33)에 연결된 피모스 트랜지스터(MP30)와 소스가 접지된 엔모스 트랜지스터(MN30)의 게이트에 연결된다.
그리고 상기 래치부(910)는, 피모스 트랜지스터(MP31)의 소스가 전원전압(Vcc)과 연결되고 드레인은 접속점(33)에서 상기 피모스 트랜지스터(MP30)의 드레인 및 엔모스 트랜지스터(MN33)의 소스에 연결되고, 상기 접속점(33)과 엔모스 트랜지스터(MN34) 사이에는 인버터(36)가 순방향으로 연결되는데, 이때 상기 엔모스 트랜지스터(MN34)의 드레인은 승압전압(Vpp) 레벨의 워드라인 인에이블신호(WLDENiB)가 인가되고, 게이트는 다른 접속점(34)에서 상기 피모스 트랜지스터(M31)의 게이트와 연결되며, 상기 워드라인 구동부(920)는 승압전압(Vpp)이 피모스 트랜지스터(MP32,MP33)의 소스에 연결되고, 상기 피모스 트랜지스터(MP32)의 게이트는 접속점(37)에서 피모스 트랜지스터(MP33)드레인과 함께 최종 출력인 워드라인(WLi) 및 엔모스 트랜지스터(MN35)의 드레인에 연결되며, 소스는 접속점(35)에서 상기 엔모스 트랜지스터(MN34)의 소스와 상기 피모스 트랜지스터(MP33)의 게이트 및 엔모스 트랜지스터(MN35)의 게이트에 연결되며, 상기 엔모스 느랜지스터(MN35)의 소스는 접지된다.
또한 상기 워드라인 구동부(920)의 출력이 초기 상태에 플로팅되는 것을 방지하기 위에 엔모스 트랜지스터(MN36)는 게이트에 상기 승압전압(Vpp) 레벨의 워드라인 인에이블신호(WLDENiB)가 인가되며, 소스는 접지되고, 드레인은 최종 출력인 워드라인(WLi)에 연결된다.
제6도를 참조하여 상기와 같이 구성된 본 발명의 반도체 메모리장치의 구동회로의 동작을 살펴보면, 먼저 어드레스가 선택됨에 따라 (a)도 및 (b)도에 되시한 바와 같이 소정구간에서 전원전압(Vcc)레벨을 갖는 상기 어드레스 버퍼 및 프리 디코더(8)로부터 출력된 신호(BPXij,BPXkl,BPXmn,RDPRi)가 선택되면, 상기 엔모스 트랜지스터(MN30,MN31,MN32,MN33)이 턴온(turn on)되고, 엔모스 트랜지스터(MP30)은 턴 오프(turn off)되어 상기 접속점(33)이 로우레벨이 되며, 이에 따라 상기 인버터(36)에 의해 접속점(34)의 레벨은 (d)도에 도시한 바와 같이 하이가 되어 상기 엔모스 트랜지스터(MN34)의 게이트에 가해지게 된다.
이때 이미 (c)도의 승압전압레벨의 워드라인 인에이블신호(WLDENiB)는 소정구간이 로우레벨로 선택되어진 상태에서 엔모스 트랜지스터(MN34)가 턴 온되어 (e)도에 도시한 바와 같이 접속점(35)을 로우상태가 되도록 함에 따라 상기 피모스 트랜지스터(MP33)을 턴온시켜, 승압전압레벨까지 최종 출력인 (f)도의 워드라인을 구동하게 된다.
반면, 선택된 어드레스가 없으면 어드레스 버퍼 및 프리 디코더(8)로부터 출력된 (a)도 및 (b)도의 신호(BPXij,BPXkl,BPXmn,RDPRi)가 선택되지 않으므로 상기 엔모스 트랜지스터(MN30,MN31,MN32,MN33)이 턴 오프되고, 엔모스 트랜지스터(MP30)은 턴 온되어 상기 접속점(33)이 하이레벨이 되며, 이에 따라 상기 인버터(36)에 의해 접속점(34)의 레벨은 로우가 되어 상기 엔모스 트랜지스터(MN34)의 게이트에 가해지게 된다.
이때 이미 상기 승압전압레벨의 워드라인 인에이블신호(WLDENiB)는 소정구간이 하이레벨로 선택되어진 상태에서 엔모스 트랜지스터(MN34)가 순간적으로 턴 온되지만 곧 턴 오프되어 엔모스 트랜지스터(MN36)이 턴 온되며, 이에 따라 승압전압레벨의 워드라인의 전위를 로우레벨로 끌어내리게 되고, 상기 피모스트랜지스트(MP32)가 턴온되어 접속점(35)이 승압전압레벨까지 올라가 다시 피모스 트랜지스터(MP33)가 턴오프되어 최종 출력인 워드라인(WLi)을 접지전압레벨로 유지하게 된다.
이상에서와 같이 본 발명에 의하면 로우 디코더와 워드라인 구동회로의 전원전압을 외부 전원전압과 내부승압전압으로 구분하여 공급함으로써 승압전압의 부하를 줄리고, 소비전력을 감소시켜 안정된 승압전압을 공급할 수 있는 효과가 있다.
Claims (4)
- 칩 외부에서 공급되는 전원전압단과, 상기 전원전압 이상의 승압된 전압이 걸리는 승압전압단과, 접지전압단을 전원으로 하는 반도체 메모리장치에 있어서, 상기 전원전압단과 접지전압단 사이에 위치하며 로우어드레스를 디코딩하여 전원전압레벨을 갖도록 하는 입력부와, 상기 승압전압단과 접지전압단 사이에 위치하며 승압전압레벨에서 접지전압레벨까지 실제로 워드라인을 구동시키기 위한 워드라인 구동부, 상기 입력부와 워드라인 구동부 사이에 연결되며 상기 입력부의 출력을 제어신호로 하는 래치부와, 상기 래치부의 출력에 따라 온, 오프되며 승압전압레벨의 워드라인 인에이블신호를 입력으로 하여 상기 워드라인을 구동시키거나 비구동시키는 제1엔모스부와, 상기 워드라인 인에이블신호를 제어신호로 하여 상기 워드라인 구동부의 출력이 초기 상태에 플로팅되는 것을 방지하기 위한 제2엔모스부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치의 구동회로.
- 제1항에 있어서, 상기 입력부는 게이트에 디코딩된 로우 어드레스신호(RDORij)가 인가되고 소스가 상기 전원전압단과 연결된 피모스 트랜지스터(MP30)와, 게이트에 상기 디코딩된 로우 어드레스신호(RODRij)가 인가되고 소스가 상기 접지전압단과 연결된 엔모스 트랜지스터(MN30)와, 상기 피모스 트랜지스터(MP30)와 엔모스 트랜지스터(MN30)와, 상기 피모스 트랜지스터(MP30)와 엔모스 트랜지스터(MN30)사이에 서로 직렬연결되며, 각각의 게이트에 디코딩된 로우 어드레스신호(BPXij,BPXkl,BPXmn)가 인가되는 엔모스 트랜지스터(MN31~MN33)을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치의 구동회로.
- 제1항에 있어서, 상기 래치부는 소스가 상기 전원전압단과 연결되며, 드레인이 한 접속점에서 상기 피모스 트랜지스터(MP30) 및 상기 엔모스 트랜지스터(MN33)의 드레인과 연결된 피모스 트랜지스터(MP31)와, 상기 접속점과 제1엔모스부 사이에 순방향으로 연결된 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치의 구동회로.
- 제1항에 있어서, 상기 워드라인 구동부는 각각의 소스가 승압전압(Vpp)단과 연결되고, 각각의 드레인과 게이트가 교차연결된 피모스 트랜지스터(MP32,MP33)와, 드레인이 한 접속점에서 상기 피모스 트랜지스터(MP32)의 게이트 및 워드라인(WLi)과 연결되며, 소스는 접지전압단과 연결된 엔모스 트랜지스터 (MN35)를 포함하여 구성된 것을 특징으로 하는 반도체 메로리장치의 구동회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026225A KR0121131B1 (ko) | 1994-10-13 | 1994-10-13 | 반도체 메모리장치의 구동회로 |
| US08/542,456 US5602797A (en) | 1994-10-13 | 1995-10-12 | Word line driving circuit for memory |
| JP7265758A JP3024926B2 (ja) | 1994-10-13 | 1995-10-13 | メモリのワードライン駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026225A KR0121131B1 (ko) | 1994-10-13 | 1994-10-13 | 반도체 메모리장치의 구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960015581A KR960015581A (ko) | 1996-05-22 |
| KR0121131B1 true KR0121131B1 (ko) | 1997-11-10 |
Family
ID=19395044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940026225A KR0121131B1 (ko) | 1994-10-13 | 1994-10-13 | 반도체 메모리장치의 구동회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5602797A (ko) |
| JP (1) | JP3024926B2 (ko) |
| KR (1) | KR0121131B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2910644B2 (ja) * | 1995-10-31 | 1999-06-23 | 日本電気株式会社 | 半導体記憶装置 |
| KR100343134B1 (ko) | 1998-07-09 | 2002-10-25 | 삼성전자 주식회사 | 유전막형성방법 |
| DE19841445C2 (de) | 1998-09-10 | 2002-04-25 | Infineon Technologies Ag | Halbleiter-Schaltungsanordnung |
| US6664792B1 (en) * | 1998-09-29 | 2003-12-16 | Intel Corporation | Method and apparatus for battery power pre-check at system power-on |
| KR100361866B1 (ko) * | 1999-06-30 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 구동방법 |
| US6535430B2 (en) | 2000-02-16 | 2003-03-18 | Halo, Inc. | Wordline decoder for flash memory |
| US7200050B2 (en) * | 2003-05-26 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory unit and semiconductor device |
| KR100640786B1 (ko) * | 2005-03-24 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 |
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
| KR100648861B1 (ko) * | 2005-09-29 | 2006-11-24 | 주식회사 하이닉스반도체 | 워드라인 구동 장치 |
| JP5151106B2 (ja) * | 2006-09-27 | 2013-02-27 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| US8134856B2 (en) * | 2008-11-05 | 2012-03-13 | Qualcomm Incorporated | Data protection scheme during power-up in spin transfer torque magnetoresistive random access memory |
| FR2959057B1 (fr) * | 2010-04-20 | 2012-07-20 | St Microelectronics Crolles 2 | Dispositif de memoire vive dynamique avec circuiterie amelioree de commande des lignes de mots. |
| CN110211615A (zh) * | 2019-06-13 | 2019-09-06 | 苏州汇峰微电子有限公司 | 一种dram列选择驱动电路及其降低漏电的方法 |
| CN110148433B (zh) * | 2019-06-13 | 2024-04-02 | 苏州汇峰微电子有限公司 | 一种dram全局字线驱动电路及其降低漏电的方法 |
| US11114148B1 (en) * | 2020-04-16 | 2021-09-07 | Wuxi Petabyte Technologies Co., Ltd. | Efficient ferroelectric random-access memory wordline driver, decoder, and related circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| KR960006373B1 (ko) * | 1992-10-31 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
| JPH06333389A (ja) * | 1993-05-20 | 1994-12-02 | Hitachi Ltd | カラム系駆動方式、及び半導体記憶装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
| KR0121134B1 (ko) * | 1994-09-14 | 1997-11-10 | 문정환 | 반도체 메모리장치의 워드라인드라이버 |
-
1994
- 1994-10-13 KR KR1019940026225A patent/KR0121131B1/ko not_active IP Right Cessation
-
1995
- 1995-10-12 US US08/542,456 patent/US5602797A/en not_active Expired - Lifetime
- 1995-10-13 JP JP7265758A patent/JP3024926B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015581A (ko) | 1996-05-22 |
| US5602797A (en) | 1997-02-11 |
| JP3024926B2 (ja) | 2000-03-27 |
| JPH08190788A (ja) | 1996-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6269047B1 (en) | Semiconductor memory device | |
| KR960011206B1 (ko) | 반도체메모리장치의 워드라인구동회로 | |
| US5566120A (en) | Apparatus and method for controlling transistor current leakage | |
| US5400283A (en) | RAM row decode circuitry that utilizes a precharge circuit that is deactivated by a feedback from an activated word line driver | |
| KR0121131B1 (ko) | 반도체 메모리장치의 구동회로 | |
| KR19990030115A (ko) | 3상태 논리 게이트 회로를 갖는 반도체 집적회로 | |
| KR0167295B1 (ko) | 저전력용 센스앰프회로 | |
| US7099197B2 (en) | Semiconductor memory device | |
| KR950012729A (ko) | 반도체 집적회로 장치 | |
| US5818790A (en) | Method for driving word lines in semiconductor memory device | |
| JP2005025907A (ja) | 半導体集積回路装置 | |
| KR960003967B1 (ko) | 디코더 회로 | |
| US5808482A (en) | Row decoder with level translator | |
| KR20030009101A (ko) | 플래시 메모리용 고속 디코더 | |
| JP3865238B2 (ja) | 不揮発性半導体メモリ | |
| KR100384559B1 (ko) | 반도체 메모리 소자의 컬럼 디코딩 장치 | |
| KR100385463B1 (ko) | 반도체 메모리 장치의 워드라인 제어회로 | |
| US7158436B2 (en) | Semiconductor memory devices | |
| KR930018584A (ko) | 워드선(Word line)구동회로와 이를 이용한 반도체 기억장치 | |
| KR940018975A (ko) | 반도체 메모리 | |
| KR100247648B1 (ko) | 로오 디코더 회로 | |
| KR100335269B1 (ko) | 워드라인구동장치 | |
| JP4543349B2 (ja) | 半導体記憶装置 | |
| KR100203144B1 (ko) | 센스앰프 드라이버 및 그 제어회로 | |
| KR100213215B1 (ko) | 반도체 메모리 장치의 서브 워드라인 드라이버 제어 신호 발생 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110726 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |