KR950009234B1 - 반도체 메모리장치의 비트라인 분리클럭 발생장치 - Google Patents

반도체 메모리장치의 비트라인 분리클럭 발생장치 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치의 비트라인 분리클럭 발생장치
제1도는 반도체 메모리장치에서 센스앰프와 그 주변의 구성을 보여주는 블럭도.
제2도는 종래의 비트라인 분리클럭 발생장치의 회로도.
제3도는 본 발명에 따른 비트라인 분리클럭 발생장치의 일실시예시도.
제4도는 본 발명에 따른 비트라인 분리클럭 발생장치의 다른 실시예.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 공유형(sharing)의 센스증폭기 구조를 가지는 반도체 메모리장치에서 인접하는 메모리셀 어레이간의 비트라인을 분리하는 클럭을 발생하는 장치에 관한 것이다.
고집적 반도체 메모리장치에서 고려되어야 할 요소들로는, 먼저 저전압 전원의 사용, 제한된 칩면적내에서 집적도를 높이는 것과 함께 고속 및 안정적인 동작등이다.
제1도에는 반도체 메모리장치의 비트라인계 회로의 잘알려진 구성이 도시되어 있다. 상기 제1도에 도시된 구성은 P형의 센스앰프(3)와 N형의 센스앰프(6)를 좌우측의 메모리셀 어레이(1), (8)가 공유하는 형태로서, 고집적 메로리에서 유용한 구성 방식으로 알려져 있다. 상기 메모리 어레이상에서, 좌측의 메모리셀 어레이(1)에 있는 메모리셀(상세구성은 도시하지 않았음)로부터 데이타를 독출하고자 하는 경우에는 상기 좌측의 메모리셀 어레이(1)에 인접한 우측의 메모리셀 어레이(8)에 연결된 비트라인쌍(BL2/)을 상기 선택된 메모리셀 어레이(1)에 연결된 비트라인쌍(BL1/)로부터 분리시켜야 한다. 즉, 좌측의 비트라인(BL1/)을 센스앰프, 예를들면, P형의 센스앰프(3)와 입출력(I/O)게이트(4) 및 N형 센스앰프(6)로부터 분리하기 위한 좌측의 비트라인 분리클럭 øISO1를 "하이"상태로 하여 분리게이트(11), (12)를 "턴온"시키고, 우측의 비트라인 분리클럭 øISO2를 "로우"상태로 하여 분리게이트(21), (22)를 "턴오프"시킴으로써, 선택적인 센싱동작이 이루어진다. 우측의 메모리셀 어레이(8)가 선택된 경우에는 그 반대이다. 즉, 상기 우측의 비트라인 분리클럭 øISO2를 "하이"로 하고, 좌측의 비트라인 분리클럭 øISO1를 "로우"로 하여야 한다.
여기서, 상기 비트라인 분리클럭들 øISO1, øISO2의 "하이"상태의 전위가 전원전압 레벨인 Vcc인 경우에는, 데이타를 선택된 메모리셀로 라이트하는 경우에 완전한 Vcc레벨의 데이타가 상기 선택된 메모리셀에 실리지 못하는 문제가 발생한다. 왜냐하면, 실제적으로 메모리셀에 저장되는 데이타 논리 "1"의 전위상태는 상기 비트라인 분리게이트(11, 12), (21, 22)를 통과한 만큼 전압강하가 발생되기 때문이다. 즉, 비트라인 분리 게이트들의 드레쉬홀드의 전압강하가 발생되기 때문이다. 따라서 상기 분리트랜지스터(11, 12), (21, 22)의 게이트에 인가되는 상기 비트라인 분리클럭 øISO1 및 øISO2의 전위가 Vcc이므로, 완전한 Vcc 레벨의 데이타 "1"이 선택된 메모리셀로 저장되기는 불가능한 것이다. 상기에서 참조번호 2와 9은 등화회로로서, 프리차아지시에 상기 비트라인(BL1/)과 비트라인(BL2/)의 프리차아지의 레벨을 등화하는 기능을 수행한다.
상기 제1도의 회로의 결점을 해결하기 위하여 일본국 반도체 메이커인 히다찌(주)에서 개발된 종래의 비트라인 분리클럭 발생장치([An Analysis of the HITACHI HM511000 lMxl CMOS DRAMs], MOSAID, March. 1988, p.58을 보라)가 제2도에 도시되어 있다. 제2도를 참조하면, 입력되는 어드레스(XAD8-XAD7)에 의하여 노드 B와 노드 C의 전위가 셀프 부우스팅(self boosting)됨에 의하여, 출력되는 비트라인 분리클럭 øISO의 전위를 Vcc보다 소정의 레벨 이상(예를들면, Vcc+α)으로 상승시킬 수 있다. 여기서 상기 α의 값은 최소한 제1도에 도시된 분리게이트(11, 12) 및 (21, 22)의 드레쉬홀드 전압보다는 큰값이어야 한다. 그래야만, 완전한 Vcc 레벨의 전위가 선택된 메모리셀로 공급될 수 있다.
그러나, 고집적 메모리에서는 점차적으로 동작전원전압의 레벨을 낮추어가는 추세에 있다. 예를들면, 초기의 5V로부터 3.3V 내지는 심지어 1.5V까지 동작전원전압의 레벨을 낮추어가고 있다. 비록 메모리장치의 고집적 및 미세화로 인하여 트랜지스터등의 채널사이즈도 축소되어 이들의 드레쉬홀드 전압도 낮아지고는 있으나, 상기 동작전원전압의 레벨이 저하되는 비율보다는 상대적으로 미약한 편이다. 따라서, 상기 제2도와 같은 부우스팅방식으로는 고집적화되는 반도체에서 Vcc+α의 적정한 레벨을 실현시키기가 곤란하다.
따라서 본 발명의 목적은 저레벨의 동작전원전압을 사용하는 고집적 반도체 메모리장치에 있어서 완전한 전원전압 레벨을 갖는 데이타를 메모리셀로 전송할 수 있는 비트라인 분리클럭 발생장치를 제공함에 있다.
본 발명의 다른 목적은 고집적 메모리에서 메모리셀의 라이트시에 효율적인 데이타 전위를 전송시킬 수 있는 장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은, 저전원전압을 사용하며 이웃하는 메모리셀 어레이간의 비트라인 사이를 분리시키는 분리게이트를 가지는 반도체 메모리장치에 있어서, 칩내의 고전압 발생회로로부터 공급되는 고전압을 입력하여 상기 분리게이트로 상기 전원전압보다 최소한 상기 분리게이트의 드레쉬홀드 전압 이상으로 높은 전압을 공급하는 수단을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 제3도 및 제4도의 도면을 참조하여 상세히 설명한다.
본 발명의 실시예에서 사용되는 고전압 Vpp을 만드는 고전압 발생회로는 통상의 다이나믹램에서 칩내에 내장된 것이므로, 도면에 나타내지 않았음에 유의하기 바란다. 이러한 고전압 발생회로(Vpp generator)는 오실레이터로부터 공급받은 펌핑클럭에 의해 구동되는 차아지펌프(charge pump)를 통하여 2Vcc 정도의 고전압을 얻는 장치이다.
본 발명에 따른 일실시예에 따른 제3도를 참조하면, 블럭선택 신호를 입력하고 외부에서 인가되는 고전압 Vpp를 동작전원전압으로 사용하는 제1인버터(31)(또는 제1드라이버)와, 상기 제1인버터(31)(또는 제1드라이버)의 출력을 입력하고 상기 고전압 Vpp를 동작전원전압으로 사용하며 최종적으로 비트라인 분리클럭 øISO를 출력하는 제2인버터(32)(또는 제2드라이버)로 구성되어 있다. 상기 고전압 Vpp는 칩내의 고전압 발생회로(도시하지 않았음)로부터 만들어지는 신호임에 유의하기 바란다. 또한, 상기 제3도의 회로는 제1도의 각각의 비트라인 분리클럭 øISO1, øISO2에 대하여 각각 구비되어 있음을 알아두기 바란다.
제3도의 동작에 따른 일실시예의 동작을 전술한 제1도의 동작을 참조하여 설명하면 하기와 같다.
제1도에서 선택된 메모리셀 어레이(1)의 데이타를 센싱하기 전에, "로우"의 블럭선택신호가 상기 제3도와 같은 구성을 가지는 비트라인 분리클럭 발생장치에 입력되면 "로우"의 분리클럭 øISO2가 우측의 비트라인 분리게이트(20)에 인가된다. 이때, 상기 분리게이트(20)는 상기 "로우"의 분리클럭 øISO2의 입력에 의해 "턴오프"되어져, 우측의 메모리셀(8)로부터의 데이타 전송경로를 차단시킨다.
한편, 분리클럭 øISO1은 상기 분리클럭 øISO2와는 반대로 "하이"상태의 블럭선택 신호에 의하여 Vpp레벨로 되어 분리게이트(10)내의 엔모오스 트랜지스터(11, 12)의 게이트에 입력된다. 이때, 상기 분리게이트(10)내의 엔모오스 트랜지스터(11, 12)는 상기 Vpp 레벨의 입력에 의해 "턴온"되어 드레인-소오스간의 채널을 통하여 거의 Vcc의 레벨의 신호를 게이팅하게 된다. 따라서, 라이트 동작시 완전한 Vcc레벨의 데이타를 드레인-소오스간의 채널을 통하여 메모리셀 어레이(1)에 저장하게 된다. 상기 고전압 Vpp는, 오실레이터와 드라이버를 구비하고 부우스팅된 전위를 전달하는 N모오스형의 트랜스퍼트랜지스터를 가지는 회로에 의하여 발생된다.
제4도는 본 발명에 따른 다른 실시예를 보여준다. 상기 제4도의 회로는 블럭선택 신호와 비트라인 분리클럭 및 등화신호를 발생시키는 회로이다. 도시된 바와 같이, 세 개의 어드레스 ＃1, ＃2, ＃3의 입력에 따라 고전압 Vpp를 구동시키는 Vpp 드라이버(40)와, 상기 Vpp 드라이버(40)의 출력에 따라 블럭선택 신호를 출력하는 블럭선택 신호드라이버(50)와, 상기 Vpp 드라이버(40)의 출력에 따라 Vpp 레벨의 비트라인 분리클럭 øISO를 출력하는 비트라인 분리클럭 드라이버(60)와, 상기 Vpp 드라이버(40)의 출력에 따라 등화신호 øEQ를 출력하는 등화신호드라이버(70)로 구성되어 있다.
제4도에 도시된 제2실시예에 따라, 외부로부터 공급되는 고전압 Vpp을 출력노드(101)로 드라이브하는 Vpp 드라이버(40)는 고전압 Vpp에 소오스가 접속된 제1, 제2피모오스 트랜지스터 41, 42와, 상기 제1피모오스 트랜지스터 41의 드레인과 접지전압 Vss의 사이에 각각의 채널이 접속되고 게이트로 상기 세 어드레스 ＃1, ＃2, ＃3을 입력하는 제3, 제4, 제5피모오스 트랜지스터 43, 44, 45와, 상기 노드(101)과 접지전압 Vss의 사이에 직렬 접속된 제1, 제2, 제3엔모오스 트랜지스터 49, 50, 51와, 상기 제3, 제4, 제5피모오스 트랜지스터 43, 44, 45의 게이트와 상기 제1, 제2, 제3엔모오스 트랜지스터 49, 50, 51의 게이트 사이에 각각 접속된 제1, 제2, 제3인버터 46, 47, 48로 구성된다.
블럭선택신호 드라이버(50)는 메모리셀 어레이(1) 혹은 (8)의 메모리셀을 인에블하여억세스하는 블럭선택신호를 발생하기 위해 고전압 Vpp를 입력하는 두개의 인버터 53, 54가 직렬로 접속되어 구성된다. 비트라인 분리클럭 드라이버(60)는 비트라인 분리클럭 øISO1, øISO2를 발생하기 위해 고전압 Vpp와 접지전압 Vss가 공급되는 전원단자의 사이에 직렬로 접속된 피모오스 트랜지스터 63 및 엔모오스 트랜지스터 64와, 상기 고전압 Vpp의 입력에 의해 동작되며 상기 노드(101)과 상기 피모오스 트랜지스터 63 및 엔모오스 트랜지스터 64의 게이트의 사이에 각각 접속된 한쌍의 인버터 61, 62로 구성된다. 마찬가지로, 등화신호 드라이버(70)는 비트라인 드라이버(60)의 구성과 동일한 구성요소를 갖는다. 상기 등화신호 드라이버(70)는 각각의 비트라인쌍(BL1/)과 (BL2/)를 통하여 전송되는 데이타의 레벨을 감지하는 P형의 센스앰프(3)과 N형의 센스앰프(6)의 비트라인쌍(BL1/)과 (BL2/)를 각각 인에이블하는 등화회로(2, 7)를 인에이블하는 등화신호 øEQ를 발생한다.
상기 제4도와 같이 구성된 회로의 상기 등화신호 øEQ는 비트라인 센싱전후에 인에이블되어 선택된 비트라인을 전원전압 Vcc의 레벨로서 등화회로(2, 7)을 인에이블한다. 등화기간중에 제1도의 우측 및 좌측의 비트라인 분리클럭 øISO1, øISO2은 고전압 레벨 Vpp로 발생된다. 만약, 모든 어드레스 신호 ＃1, ＃2, ＃3들이 논리 "하이"의 상태로 입력되면, Vpp 드라이버(40)와 블럭선택 드라이버(50)간의 노드(101)에 의해 분리클럭 드라이버(60), 등화신호 드라이버(70)는 그라운드와 접속되지 않으며, 전기적으로 "온"상태에 있는 피모오스 트랜지스터 42에 의해 Vpp 레벨로 충전된다. 따라서 분리클럭 øISO는 분리클럭 드라이버(60)에 의해 Vpp 레벨로 출력되며, 등화신호 øEQ는 등화신호 드라이버(70)에 의해 Vcc 레벨로 발생된다.
상술한 바와 같이, 본 발명은 비트라인 분리클럭의 전위를 칩내의 고전압 발생회로로부터 발생되는 고전압 Vpp을 이용하여 형성하므로, 고집적 및 저전원전압 메모리장치에서 라이트 데이타의 효율적인 입력을 실시할 수 있는 효과가 있다. 또한 본 발명은 센싱전후의 등화시에도 전원전압 레벨로 비트라인쌍을 등화시킬 수 있는 이점이 있다.

Claims (4)

  1. 저전원전압을 사용하는 반도체 메모리장치에 있어서, 제1메모리셀 어레이 및 상기 제1메모리셀 어레이에 이웃하는 제2메모리셀 어레이와, 상기 제1 및 제2메모리셀 어레이에 각각 연결된 제1 및 제2비트라인쌍과, 상기 제2 및 제2비트라인쌍을 등화시키는 등화회로와, 상기 제1메모리셀 어레이 및 제1비트라인쌍 사이에 연결된 제1분리게이트와, 상기 제2메모리셀 어레이 및 제2비트라인쌍 사이에 연결된 제2분리게이트와, 외부로부터 고전압을 입력하며 블럭선택신호의 제어에 따라 상기 고전압을 상기 제1 및 제2분리게이트의 제어신호로서 선택적으로 공급하는 수단을 구비함을 특징으로 하는 반도체 메모리장치의 비트라인 분리클럭 발생장치.
  2. 제1항에 있어서, 상기 저전원전압이 최소한 3.3V 이하의 레벨에 있음을 특징으로 하는 반도체 메모리장치.
  3. 저전원전압을 사용하며 비트라인쌍을 등화하는 등화회로와, 이웃하는 비트라인쌍들 사이를 분리시키는 분리게이트를 가지는 반도체 메모리장치에 있어서, 어드레스 신호에 응답하여 칩내에서 공급되는 고전압을 구동시켜 상기 분리게이트의 구동신호로서 공급하고 상기 전원전압을 상기 등화회로로 공급하는 수단을 구비하여, 상기 전원전압이 상기 등화회로로 공급되는 동안 상기 고전압이 상기 분리게이트로 공급되어 상기 이웃하는 비트라인쌍들을 연결시킴을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 저전원전압이 최소한 3.3V 이하의 레벨에 있음을 특징으로 하는 반도체 메모리장치.
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