KR950004870B1 - 번인 모드에서 분리게이트의 신뢰성 개선회로 - Google Patents

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Abstract

내용 없음.

Description

번인 모드에서 분리게이트의 신뢰성 개선회로
제1도는 종래 기술에 의한 분리게이트 및 그 제어회로의 일 실시예.
제2도는 제1도의 동작타이밍도.
제3도는 종래 기술에 의한 분리게이트 및 그 제어회로의 다른 실시예.
제4도는 본 발명에 의한 분리게이트 및 그 제어회로의 실시예.
제5도는 제4도의 ISPC 신호 발생회로의 실시예.
제6도는 제4도의 동작타이밍도, 및
제7도는 번-인모드시 종래 기술과 본 발명에서의 스트레스레벨을 보여주는 파형도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인센스앰프를 공유하는 제1 및 제2메모리 셀어레이를 가지는 메모리 어레이 배열에서 칩(chip)동작시 제1 및 제2메모리 셀 어레이를 격리시키는 분리게이트 및 그 제어회로에 관한 것이다.
반도체 메모리 장치가 점차 고집적화됨에 따라 메모리 어레이의 구성이 칩의 고집적화에 적합하도록 여러가지 개선된 방법이 제시되고 있다. 한편, 비트라인의 경우에는 ＂오픈(open)방식＂, ＂폴디드(folded)방식＂, ＂세어드(shared)방식＂등 여러가지의 배열방법이 제시되었던 바, 메모리 셀 어레이의 구성은 이와같은 비트라인 배열방식을 고려하여 설계가 이루어짐은 충분히 예측되어질 수 있다. 근처에 와서는 주로 폴디드 방식의 비트라인 배열이 채용되는데, 이와 관련하여 하나의 메모리 셀 어레이블럭이 하나의 비트라인그룹 및 비트라인 센스앰프그룹을 사용하던 것을 칩의 고집적화를 위하여 서로 이웃하는 제1 및 제2메모리 셀 어레이 블럭이 하나의 비트라인 센스앰프그룹을 공유하는 방식이 통상적으로 사용되고 있는 추세이다. 이와 같이 서로 이웃하는 제1 및 제2메모리 셀 어레이블럭이 하나의 비트라인 센스앰프그룹을 공유하는 경우에는 제1또는 제2메모리 셀 어레이블럭중 어느 하나의 블럭에 저장된 셀 데이타를 액세스할 시에는 다른 하나의 블럭은 출력이 디세이블(disable)상태로 되어야 하는 바, 이를 격리시키기 위하여 분리게이트를 사용하는 것이 필요로 된다. 이와 관련하여 본 출원인에 의하여 1991년 6월 19일자로 국내에 기 출원된 특허출원번호 '1991-10195'호는 분리게이트를 사용하는 상태에서 센스앰프의 동작특성이 향상되는 것을 개시하고 있다. 또한 본 출원인에 의하여 1991년 11월 22일자로 국내에 기 출원된 특허출원번호 '1991-20914'호는 개량된 분리게이트에 관한 내용을 개시하고 있다.
분리게이트는 소정의 분리제어신호의 제어를 받아서 동작하게 되며, 분리게이트의 설계시 중요문제로 되는 것은 동작상태에서 임의의 메모리 셀 어레이에서 출력된 셀 데이타를 고속으로 전달하는 것과 또한 전압 강하없이 입출력선으로 전달하는 것임은 자명한 사실이다.
이와 관련하여 제1도는 종래의 제시된 분리게이트 및 그 제어회로에 관한 것을 도시하고 있다. 그 구성에서 알 수 있는 바와 같이, 제1도는 메모리 셀 어레이블럭이 4개로 구성된 것을 도시하고 있으며, 또한 서로 이웃하는 각각의 메모리 셀 어레이블럭은 센스앰프를 공유하고 각각의 분리게이트를 구비하며, 또한 각각의 분리게이트를 제어하기 위한 분리게이트 제어회로로 이루어진다. 이러한 구성상의 특징은 각 메모리셀 어레이블럭에 해당하는 블럭선택 어드레스가 있고, 이 어드레스에 의하여 발생된 분리게이트 제어신호들은 선택된 블럭과 인접한 블럭쪽에 있는 분리게이트를 제어한다.
제1도의 구성에 따른 동작특성을 제1도의 동작타이밍도인 제2도를 참조하여 간단히 설명하면 다음과 같다. 임의의 메모리 셀 어레이블럭의 선택이 이루어지지 않은 상태에서는 블럭선택 어드레스인 DRAi, DRAj, DRAk, DRAl 신호가 각각 전원전압인 VCC 레벨의 ＂하이(high)＂상태 프리챠아지신호로 입력되기 때문에 각 분리제어회로이 출력신호인 ISOi, ISOj, ISOk, ISOl는 모두 VPP 레벨(이는 칩의 외부에서 공급되는 전원전압(VCC)보다 더 높은 전압레벨을 가지는 신호로서, 고집적 반도체 메모리 장치에서는 통상적으로 사용되는 기술이다. 본 출원인이 1991년 12월 28일자로 국내에 기출원한 '1991-24801'호는 승압전압 VPP를 출력하는 고전압 발생회로를 개시하고 있다.)의 ＂하이＂로 프리차아지(precharge)된다. 그래서 각 분리게이트(IT1,…,IT12)는 도통상태로 프리차아지된다. 그러다가 제1도에 도시된 바와 같이 예를 들어 메모리 셀 어레이블럭 j가 선택되면, 블럭 j를 지정하는 블럭선택신호 DRAj가 ＂하이＂에서 ＂로우(low : 이하 후술되는 본 명세서상에서 ＂로우＂라 함은 접지전압(VSS 또는 GND)레벨의 신호임을 의미함)＂로 천이(transition)한다. 그러면 DRAj 신호가 입력되는 트랜지스터 2는 비도통(turn off)되고, 트랜지스터 4는 도통(turn on)되어 노드 6은 승압전압 VPP 레벨로 충전되어 있던 상태에서 접지전압(GND)레벨로 방전된다. 그리고 인버터 7 및 8을 거쳐 접지전압(GND)레벨의 ISOj가 발생된다. 그러면 분리게이트 IT1, IT2, IT7, IT8가 비도통되어 메모리 셀 어레이블럭 i와 k에 연결되는 비트라인을 격리시킨다. 한편, 블럭신택신호 DRAi, DRAk는 프리차아지상태인 VCC 레벨이 ＂하이＂신호로 계속 유지되어 분리제어신호인 ISOi, ISOk를 계속 VPP 레벨의 ＂하이＂신호로 발생시키므로서, 분리게이트 IT3, IT4, IT5, IT6가 계속 도통되게 하므로서 메모리 셀 어레이블럭 j의 데이타를 센싱할 수 있게 한다. 이때 DRAl의 경우도 계속 VCC 레벨의 ＂하이＂신호로 입력된다.
그러나 제1도의 구성과 같은 분리게이트 및 그 제어회로는 다음과 같은 문제점이 발생된다. 즉, 분리제어신호인 ISOi, ISOj, ISOk, IOSl들이 VPP레벨에서 GND 레벨인 0V로 풀 스윙(full swing)하게 되므로서, 이로부터 전류의 소모가 크게 될 뿐만 아니라 스피드 저하가 발생된다. 이 문제는 고집적 반도체 메모리 장치와 같이 트랜지스터의 크기가 작아지고 저 전원전압을 채용하는 소자에서는 커다란 문제로 대두된다. 또한 제1도에서 선택되지 않은 블럭에서도 분리게이트에 VPP 전압이 계속 인가되기 때문에 그만큼의 스트레스(stress)가 가중되고, 특히 칩의 신뢰성을 검사하기 위하여 칩의 완성후 실시되는 번-인테스트를 위해 전원전압이상의 고전압이 가해지는 번-인모드에서도 변화하지 않고 노멀 동작과 같은 동작으로 진행됨으로서 스트레스를 계속 가하게 되면 각 분리게이트의 게이트막(gate oxide)이 파괴될 수 있어서 신뢰성 확보에 커다란 문제로 된다.
이와 같은 문제를 해결하기 위하여 종래에 제시된 다른 실시예를 제3도에 도시하였다. 제3도에 도시된 회로는 알.씨.포쓰(R.C.Foss)등에 의해 제안된 것으로, 이는 논문 '1992 Symposium on VLSI Circuits Digest of Technical Papers'의 페이지 106-107에 ＂Application of a High-Voltage Pumped Supply for Low-Power DRAM＂이라는 제목으로 상세하게 개시되어 있다. 상기 논문에 개시되어 있는 바와 같이 제3도의 회로는 분리제어신호를 노멀 상태에서 VPP 전압레벨로 프리차아지하지 않고 전원전압 VCC상태로 프리차아지하다가, 데이타 액세스 사이클시에 VPP와 0V로 인가시키는 것이 특징이다. 그러나 제3도의 회로는 분리제어신호가 VPP 레벨에서 0V로 풀스윙하는 것으로부터 소비전류의 증가라는 문제는 해결하였으나, 번-인모드시 고전압의 계속적인 인가에 따라 스트레스의 가중에 의해 분리게이트의 게이트막 파괴문제는 해결하지 못하게 된다.
한편, 전술한 바 있는 특허출원번호 '1991-20914'호도 데이타 액세스시의 고속동작 향상과 전류소비 억제는 달성되었으나, 번-인모드시 고전압의 계속적인 인가에 따라 스트레스의 가중에 의해 분리게이트의 게이트막 파괴문제는 극복하지 못하게 된다.
따라서 본 발명의 목적은 신뢰성을 확보하는 분리게이트 및 그 제어회로를 제공함에 있다.
본 발명의 다른 목적은 번-인모드시 게이트막의 파괴가 방지되어 신뢰성을 보장하는 분리게이트 및 그 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 번-인모드시 분리게이트에 가해지는 스트레스를 최소화하는 분리제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 소정의 고전압으로 칩의 신뢰성을 테스트하는 번-인모드시 상기 고전압보다 더 낮은 전압레벨의 신호를 분리게이트에 공급하는 분리제어회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 소정의 비트라인 센스앰프와, 서로 이웃하고 상기 비트라인 센스앰프를 공유하는 제1 및 제2메모리 셀 어레이와, 상기 비트라인 센스앰프와 제1 및 제2메모리 셀 어레이사이에 각각 삽입되는 분리게이트를 적어도 포함하는 반도체 메모리장치에 있어서, 소정의 어드레스 조합신호가 입력되는 레벨변환수단과, 상기 레벨변환수단의 출력신호를 일 입력하여 상기 분리게이트에 소정의 제1전원과 제2전원을 선택적으로 공급하는 구동수단과, 상기 구동수단의 출력단에 연결되어 상기 분리게이트에 상기 제1전원을 공급하는 풀엎수단을 적어도 구비하고, 칩의 신뢰성 검사시에 상기 분리게이트중 선택된 분리게이트에 상기 제1전원을 공급하는 동작을 적어도 포함하는 분리제어회로임을 특징으로 한다. 상기에서 칩의 신뢰성 검사라 함은 칩의 제조 후 행해지는 통상의 번-인모드임을 특징으로 한다. 또한 상기에서 제1전원이라 함은 칩의 외부로부터 공급되는 통상의 전원전압이고, 제2전원이라 함은 칩 내부의 소정의 펌핑회로와 같은 데서 출력되고 전원전압보다 전압레벨이 더 높은 승압전압임을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면과 함께 상세히 설명될 것이다.
본 발명에 의한 분리제어회로의 실시예를 제4도에 도시하였다. 제4도의 구성은 메모리 셀 어레이부의 일 부분을 도시한 것으로서, 제4도와 같은 어레이구성이 칩의 집적도에 따라 다수개로 더 구비된다. 제4도의 구성은 다음과 같다. 즉, 제4도는 점선블럭으로 나타난 바와 같이 4개의 분리제어회로(100)(200)(300)(400)로 이루어지며, 각각의 내부구성은 서로 동일하게 된다. 분리제어회로(100)의 구성은 크게 레벨변환수단(100A)과, 구동수단과(100B), 풀엎수단(100C)으로 이루어진다. 레벨변환수단(100A)은 전술한 제1도의 래치회로와 같이, 소정의 디코딩된 어드레스인 DRAi를 입력하여 블럭선택신호 i를 출력하는 통상의 레벨변환회로로 이루어진다. 그리고 분리제어회로 2, 3, 4의 각 레벨변환수단(200A), (300A), (400A)도 분리제어회로1(100)의 레벨변환수단(100A)의 구성과 동일하게 된다. 한편, 레벨변환수단(100A)의 출력신호 BLSi를 입력하는 구동수단(100B)은 분리제어회로2(200)의 레벨변환수단(200A)의 출력신호 BLSj를 입력하는 제1인버터(111)와, 레벨변환수단(100A)의 출력신호 BLSi와 분리제어회로2(200)의 레벨변환수단(200A)의 출력신호 BLSj를 각각 입력하는 낸드게이트(112)와, 레벨변환수단(100A)의 출력신호 BLSi를 입력하는 제2인버터(113)와, 전원전압인 VCC 레벨로 또는 승압전압인 VPP 레벨로 선택적으로 입력되는 ISPC 신호에 채널이 연결되고 레벨변환수단(100A)의 출력신호 BLSi를 제어입력하는 제1풀엎트랜지스터(114)와, 상기 제1풀엎트랜지스터(114)에 채널이 직렬로 연결되고 제1인버터(111)의 출력신호를 제어입력하는 제1풀다운트랜지스터(115)와, 상기 ISPC 신호에 채널이 연결되고 분리제어회로2(200)의 레벨변환수단(200A)의 출력신호 BLSj에 제어입력하는 제2풀엎트랜지스터(116)와, 상기 제2풀엎트랜지스터(116)에 채널이 직렬로 연결되고 제2인버터(113)의 출력신호를 제어입력하는 제2풀다운트랜지스터(117)로 이루어진다. 그리고 분리제어회로 2, 3, 4의 각 구동수단(200B), (300B), (400B)도 분리제어회로(100)의 구동수단(100B)의 구성과 동일하게 된다.
한편, 구동수단(100B)의 출력단에 연결된 풀엎수단(100C)은, 상기 구동수단(100B)의 낸드게이트(112)의 출력신호를 제어입력하고 상기 제1풀엎트랜지스터(114)로부터 공급되는 분리제어신호인 ISOiR를 VCC전압 프리차아지하는 제3풀엎트랜지스터(121)와, 상기 낸드게이트(112)의 출력신호를 제어입력하고 상기 제2풀엎트랜지스터(116)로부터 공급되는 분리제어신호 ISOjL를 VCC전압으로 프리차아지하는 제4풀엎트랜지스터(122)로 이루어진다. 그리고 분리제어회로 2, 3, 4의 각 풀엎수단(200C), (300C), (400C)도 분리제어회로(100)의 풀엎수단(100C)의 구성과 동일하게 된다.
상기의 구성에서 칩의 동작모드에 따라 전원전압인 VCC 레벨로 또는 승압전압인 VPP 레벨로 선택적으로 입력되는 ISPC 신호는 제5도와 같은 실시예에서 출력되어진다. 즉, 칩이 번-인모드시에 인에이블되는 신호는 PBIE신호를 입력하고 제4도의 레벨변환수단의 구성형태를 가지는 레벨변환회로(501,…,505)와, 상기 레벨변환회로(501,…,505)의 출력노드 506에 제어단자가 접속되고 VPP 전압을 출력하는 제1출력단(507)과, 상기 레벨변환회로(501,…,505)의 출력노드 506에 입력단자가 접속되는 인버터(508)와, 상기 인버터(508)의 출력단자에 제어단자가 접속되고 VCC전압을 출력하는 제2출력단(509)으로 이루어진다. 상기의 구성에 따라 ISPC 신호는 노멀동작모드시에는 제1출력단(507)에서 출력되는 VPP 레벨로 출력되고, 번-인모드시에는 제2출력단(509)에서 출력되는 VCC 레벨로 출력된다.
제4도의 구성에 따른 본 발명에 의한 분리제어회로의 동작특성을 제4도의 동작타이밍도인 제6도의 참조와 함께 상세히 설명하겠다. 설명에 앞서 본 발명에 의한 제4도의 동작특성은 노멀동작시에는 분리제어신호가 프리차아지시에는 VCC 레벨로 있다가 소정의 선택된 블럭에 연결되는 분리제어신호는 VPP 레벨로 되고, 상기 선택된 블럭의 이웃한 블럭으로 연결되는 분리제어신호는 VSS 레벨로 되고, 그 외의 분리제어신호는 프리차아지상태인 VCC 레벨로 유지되는 것은 전술한 제3도에서의 기술과 유사하지만, 번-인모드시에는 소정의 선택된 블럭에 연결되는 분리제어신호가 계속해서 VCC 레베로 유지되어 칩의 신뢰성을 향상시키는 것임을 이해하여야 할 것이다.
(ⅰ) 먼저 제4도회로가 번-인모드시의 동작은 다음과 같다. 이때에는 ISPC 신호가 제5도의 구성에서 알 수 있는 바와 같이 번-인모드 인에이블신호인 PBIE가 VCC 레벨로 입력되기 때문에 제2출력단(509)를 통해서 VCC 레벨의 신호로 입력됨을 유지하여야 할 것이다. 로우어드레스를 디코딩한 블럭 선택정보들이 모두 프리차아지레벨인 ＂하이＂인 상태에서는 BLSi, BLSj, BLSk, BLSl이 모두 VPP 레벨이 ＂하이＂로 출력되고, 이로부터 ISPC 신호의 입력은 차단되어 분리제어신호 ISOiR,…,ISOmL은 모두 VCC 레벨의 신호로 출력되어 분리게이트 IT21,IT22,…,IT36에 각각 입력된다. 그러다가 예를 들어 메모리 셀 어레이블럭 j가 선택되면 이로부터 DRAj가 ＂하이＂에서 ＂로우＂로 천이하고 나머지 DRAi, DRAk, DRAl는 ＂하이＂인 상태를 계속 유지한다. 그러면BLSi, BLSj, BLSk, BLSl들중 BLSj신호는 트랜지스터 204의 도통에 의해 VSS 레벨로 되고, 나머지는 그러면 계속 VPP 레벨을 유지한다. 그러면 프리차아지상태에서 비도통되었던 트랜지스터 214가 도통하여 ISPC 신호를 입력한다. 그리고 프리차아지시에 VSS 레벨의 신호를 출력하면 낸드게이트 112가 VPP 레벨의 ＂하이＂신호를 출력하고, 프리차아지시에 VSS 레벨의 신호를 출력하던 낸드게이트 212가 VPP 레벨의 ＂하이＂신호를 출력한다. 이로부터 풀엎수단 100C 및 200C의 트랜지스터 121, 122와 221, 222가 비도통된다.
그리고 인버터 111이 VCC 레벨의 ＂하이＂신호를 출력하여 트랜지스터 115를 도통시켜서 ISOiR을 ＂로우＂로 천이시키고, 인버터 213이 VCC 레벨의 ＂하이＂신호룰 출력하여 트랜지스터 217을 도통시켜서 ISOkL을 로우로 천이시킨다. 이로부터 분리제어신호인 ISOiR과 ISOkL이 VSS 레벨의 신호로 되어 분리게이트 IT21; IT22와 IT27, IT218이 각각 비도통되어 어레이블럭의 셀 데이타의 샌싱을 가능하게 한다. 그리고 도통상태로 되는 트랜지스터 116과 트랜지스터 216을 통해서 입력되는 VCC 레벨의 ISPC 신호에 의해서 분리제어신호인 ISOjL, ISOjR신호가 제6도에 도시된 바와 같이 VCC 레벨의 신호로 계속 유지된다. 이로 부터 분리게이트 IT23, IT24, IT25, IT26이 계속 도통되어 어레이블럭 j의 데이타 센싱을 가능하게 한다. 위에서 언급한 바와 같이 번-인모드시 소정의 선택된 분리게이트에 VPP 레벨의 신호가 입력되지 않고 VCC 레벨의 신호를 입력되게 하므로서, 분리게이트의 게이트막의 파괴가 방지됨을 알 수 있다.
(ⅱ) 다음으로 제4도회로가 노멀모드시의 동작은 다음과 같다. 이때에는 ISPC 신호가 제5도의 구성에서 알 수 있는 바와 같이 번-인모드 인에이블신호인 PBIE가 VSS 레벨로 입력되기 때문에 제1출력단(507)를 통해서 VPP 레벨의 신호로 입력되며, 각 회로들의 동작은 상술한 번-인모드시의 동작특성과 동일하게 이루어진다. 따라서 예를 들어 어레이블럭 j가 선택되면 분리제어신호인 ISOiR과 ISOkL은 VSS 레벨로 되어 분리게이트 IT21, IT22와 IT27, IT28을 각각 비도통시키고, ISOjL, ISOjR신호는 VPP 레벨의 ISPC 신호에 의해 제6도에 도시된 바와 같이 VPP 레벨의 신호로 되고 이로부터 분리게이트 IT23, IT24, IT25, IT26이 더 크게 도통되어 어레이블럭 j의 데이타 고속센싱을 가능하게 한다.
한편 분리제어회로가 본 발명과 같이 구현될 시에는 제7도와 같이 분리제어신호의 레벨이 낮아도 충분히 번-인 테스트가 용이하게 이루어짐을 알 수 있다.
제4도 및 제5도에 도시된 회로는 본 발명의 사상에 입각하여 실현한 최적의 실시예이지만, 이는 본 발명의 효과를 고려하여 제6도와 같은 동작 타이밍도가 실현되는 한에서는 각 구성소자들이 로직을 고려하여 다르게 실시되어질 수도 있음을 유의하여야 할 것이다.
상술한 바와 같이 본 발명은 번-인모드시 승압전압이 아닌 전원전압을 출력하는 분리제어회로를 실현하므로서, 번-인모드시 분리게이트의 게이트막의 파괴가 방지되어 결과적으로 칩의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 소정의 비트라인 센스앰프와, 서로 이웃하고 상기 비트라인 센스앰프를 공유하는 제1 및 제2메모리 셀 어레이와, 상기 비트라인 센스앰프와 제1 및 제2메모리 셀 어레이사이에 각각 삽입되는 분리게이트를 적어도 포함하는 반도체 메모리장치에 있어서, 소정의 어드레스 조합신호가 입력되는 레벨변환수단과, 상기 레벨변환수단의 출력신호를 일 입력하여 상기 분리게이트에 소정의 제1전원과 제2전원을 선택적으로 공급하는 구동수단과, 상기 구동수단의 출력단에 연결되어 상기 분리게이트에 상기 제1전원을 공급하기 위한 풀엎수단을 각각 구비하고, 칩의 신뢰성 검사시에 상기 분리게이트중 선택된 분리게이트에 상기 제1전원을 공급하는 동작을 적어도 포함함을 특징으로 하는 분리게이트.
  2. 제1항에 있어서, 상기 제1전원이 칩의 외부로부터 공급되는 전원전압임과, 상기 제2전원이 칩 내부의 소정의 펌핑회로에서 출력되는 전원전압보다 전압레벨이 더 높은 승압전압임을 특징으로 하는 분리제어회로.
  3. 제1항 또는 제2항에 있어서, 상기 구동수단의 제1 및 제2전원이, 칩이 번-인모드시에 인에이블되는 신호를 입력하는 레벨변환회로와, 상기 레벨변환회로의 출력노드에 제어단자가 접속되고 제2전원을 출력하는 제1출력단과, 상기 레벨변환회로의 출력노드에 입력단자가 접속되는 인버터와, 상기 인버터의 출력단자에 제어단자가 접속되고 제1전원을 출력하는 제2출력단으로 이루어지는 회로로부터 출력됨을 특징으로 하는 분리제어회로.
  4. 소정의 비트라인 센스앰프와, 서로 이웃하고 상기 비트라인 센스앰프를 공유하는 제1 및 제2메모리셀 어레이와, 상기 비트라인 센스앰프와 제1 및 제2메모리 셀 어레이사이에 각각 삽입되는 분리게이트를 적어도 포함하는 반도체 메모리장치에 있어서, 소정의 어드레스 조합신호가 입력되는 레벨변환수단과, 상기 레벨변환수단의 출력신호를 제어입력하고 칩의 동작모드에 따라 외부공급전원레벨과 상기 외부공급전원이상의 승압전원레벨로 각각 선택적으로 입력되는 부하신호를 입력하는 구동수단과, 상기 구동수단의 출력단에 연결되어 상기 분리게이트를 상기 외부공급전원레벨로 프리차아지하기 위한 풀엎수단을 각각 적어도 구비하고, 칩의 번-인모드시에 상기 분리게이트중 선택된 분리게이트에 상기 구동수단에 의해 상기 외부공급전원이 공급됨을 특징으로 하는 분리제어회로.
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