KR960004737B1

KR960004737B1 - 반도체 집적 회로

Info

Publication number: KR960004737B1
Application number: KR1019920018242A
Authority: KR
Inventors: 마사끼 모모도미; 야스오 이또; 요시히사 이와따; 도모하루 다나까; 요시유끼 다나까
Original assignee: 가부시끼가이샤 도시바; 사또 후미오
Priority date: 1991-10-07
Filing date: 1992-10-06
Publication date: 1996-04-12
Also published as: JPH05101662A; US5268867A; JP2991546B2; KR930008848A

Abstract

내용 없음.

Description

반도체 집적 회로

제1도는 본 발명의 한 실시예의 반도체 집적 회로의 전체 구성을 도시하는 회로도.

제2도는 본 발명의 한 실시예의 반도체 집적 회로의 전체 구성을 도시하는 회로도.

제3도는 상기 실시예의 일부 회로의 상세한 구성을 도시하는 회로도.

제4도는 상기 실시예에서 사용되는 메모리 셀의 단면도.

제5도는 상기 실시예의 일부 회로의 상세한 구성을 도시하는 회로도.

제6도는 상기 실시예의 일부 회로의 상세한 구성을 도시하는 회로도.

제7도는 상기 실시예의 일부 회로의 상세한 구성을 도시하는 회로도.

제8도는 상기 실시예의 타이밍 차트.

제9도는 상기 실시예의 타이밍 차트.

제10도는 상기 실시예의 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

BL 내지 BLn : 비트선. 15 : 메모리 셀 회로

17 : 감지 증폭기 18,19 : 형 선택용 MOS 트랜지스터.

, IO : 데이터 입출력선 30 : 프리차지 회로

21 : 차동 증폭 회로 33 : 스위치 회로

43 : 시그네쳐 회로

본 발명은 반도체 메모리를 갖는 반도체 집적 회로에 관한 것으로, 한쌍의 제1신호선이 트랜지스터를 통해 한쌍의 제2신호선에 접속되고, 또 한쌍의 제2신호선이 차동 집적 회로의 입력으로 되는 반도체 집적 히로에 관한 것이다.

반도체 집적 회로중에서도 EEPROM이나 DRAM 등의 반도체 메모리에서는 메모리 셀에 데이터를 판독하기 전에 데이터 입출력선(IO선) 또는 비트선의 프리차지가 행해진다. 이러한 프리차지 전위의 설정은 상기 반도체 메모리에서 고속 판독 및 저소비 전류화를 도모함에 있어서 매우 중요하다.

예를 들면, DRAM의 테이타 입출력선에서는 전원 프리차지 방식이 이용되고 있다. 이러한 프리차지 방식은 메모리 셀에서의 데이터 판독 동작 전에 한쌍의 데이터 입출력선(IO 및)을 전원 전압이 5V로 프리차지해 두고, 데이터가 판독되면, 어느 한쪽의 데이터 입출력선이 5V에서 0V로 방전되는데 이러한 데이터 입출력선의 전위 변화를 감지 증폭기로 검출하는 것이다.

그러나, 종래의 전원 프리차지 방식에서는 소비 전류가 많아짐과 동시에 노이즈가 발생하기 쉽다는 문제가 있다. 그 이유는 보통 데이터 입출력선에는 비교적 큰 용량이 존재하는데 이 큰 용량을 전원 전압 최대의 진폭으로 충반전시킬 필요가 있기 때문이다.

본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 소비전류를 삭감할 수 있음과 동시에 노이즈 발생을 억제할 수 있으며, 또한 엑세스 타임을 고속화할 수 있는 반도체 집적 회로를 제공하는 것이다.

본 발명의 반도체 집적 회로는 서로 쌍을 이루는 제1 및 제2신호선, 상기 제1 및 제2 신호선에 대해 각각 트랜지스터를 통해 접속되고 서로 상을 이루는 제3 및 제4신호선, 상기 제3 및 제4신호선의 각 신호가 입력으로서 공급되는 차동 증폭 회로, 상기 제3 및 제4신호선에 대해 전원 전압에서 상기 트랜지스터의 임계값 전압을 뺀 값의 1/2값의 전압을 프리차지 전압으로서 공감하는 프리차지 수단을 구비한 것을 특징으로 한다.

제3 및 제4신호의 프리차지 전압을 전원 전압에서 트랜지스터의 임계값 전압을 뺀 값의 1/2값으로 설정함으로써 소비전류가 적어짐과 동시에 노이즈 발생도 억제되고, 액세스 타임도 고속화할 수 있다. 이것은 상기 프리차지 전압에서 제3 및 제4신호선중 한 선을 전원 전압으로 충전하고, 다른 선을 0V로 방전할 수 있기 때문이다.

이하, 도면을 참조하여 본 발명을 실시예에 따라 설명한다.

제1도 및 제2도는 본 발명에 관한 반도체 집적회로 NAND EEPROM 메모리를 갖는 반도체 메모리에 실시한 경우, 한쌍의 데이터 입출력선에 관계하는 부분의 전체 구성을 도시한다. 또, 데이터 입출력선은 통상 8쌍, 16쌍, 32쌍과 같이 8의 배수 쌍으로 설치하나 본 실시예에서는 데이터 입출력선 쌍의 수를 n으로 한다.

제1도에 있어서, BL1내지 BLn은 각각 비트선이다. 상기(BL1)은 게이트에 제어 신호(ΦCU)가 공급되는 공핍형 MOS 트랜지스터(11)를 통해 노드(12)에 접속된다. 또, 상기 노드(12)와 전원 전압(VCC)의 노드 사이에는 게이트에 프리차지 제어 신호()가 공급되는 P채널 MOS 트랜지스터(13)가 접속되어 있다. 이와 마찬가지로, 상기 노드(12)와 OV의 접지 전압 VSS의 노드 사이에는 게이트에 리셋트 제어(RESET)가 공급되는 N 채널 MOS 트랜지스터(14)가 접속되어 있다.

상기 비트선(BL1)에는 후술하는 메모리 셀 회로(15)가 접속되어 있다. 또 상기 비트선(BL1)은 게이트로 제어 신호(ΦCD)가 공급되는 N채널 MOS 트랜지스터(16)를 통해 감지 증폭기(17)에 접속되어 있다. 이 감지 증폭기(17)는 상기 메모리 셀 회로(15)로부터 상기 비트선(BL1)으로 판독되는 신호 전압을 검출하여 상보 데이터를 신호선(100 및 200)으로 출력하는 것으로, 이 감지 증폭기(17)의 상보 데이터는 각 게이트가 행 선택선(CLS1)에 접속된 행 선택용 MOS 트랜지스터(18 및 19)를 통해 데이타 입출력선(및 IO)으로 전달된다. 또 다른 비트선(BL2 내지 BLn에 관계하는 회로는 상기 비트선(BL1)의 경우와 마찬가지로 구성되지만, 행 선택용 MOS 트랜지스터(18 내지 19)의 게이트가 행 선택선(CLS2 내지 CLSn)에접속되는 점만 다르다.

한편, 제2도에 도시하는 바와같이, 상기 데이타 입출력선(IO 및 IO)에 프리차지 회로(20) 및 차동 증폭회로(21)가 접속된다. 상기 프리차지 회로(20)는 상기 메모리 셀 회로(15)에서의 데이터 판독에 앞서 상기 데이터 입출력선(및 IO)을 소정 전압으로 프리차지하기 위한 것으로 다음과 같이 구성되어 있다. 즉, 게이트에 프리차지 제어 신호(ΦC)가 공급되는 N채널 MOS 트랜지스터(22)가 데이터 입출력선(및 IO)상호간에 접속되어 있다. 또, 한쪽의 데이터 입출력선()과 프리차지 전압(HVCC)의 노드 사이에는 게이트에 상기 신호(ΦC)가 공급되는 N채널 MOS 트랜지스터(23)가 접속되어 있다. 또, 다른쪽의 데이터 입출력선(IO)과 상기 전압(HVCC)의 노드 사이에는 게이트에 상기 신호(ΦC)가 공급되는 N채널 MOS트랜지스터(24)가 접속되어 있다.

상기 차동 증폭 회로(21)는 데이터 입출력선(및 IO) 상호간의 전위차를 증폭하여 판독 데이터를 출력하기 위한 것으로 다음과 같이 구성되어 있다. 즉, 전원 전압(VCC)의 노드와 노드(25) 사이에는 게이트에 제어신호(ΦD)가 공급된 P채널 MOS 트랜지스터(28)가 접속되고, 또 상기 노드(25)와 데이터 출력 노드(27) 사이에는 P채널 MOS 트랜지스터(28)가 접속되고, 상기 노드(25)와 노드(29) 사이에는 P채널 트랜지스터(30)가 각각 접속되어 있다. 상기 2개의 MOS 트랜지스터(28 및 30)의 각 게이트는 공통으로 접속되고, 또 이 공통게이트 상기 노드(29)에 접속되어 있다. 또, 상기 데이터 출력노드(27)와 접지 전압(VSS)의 노드 사이에는 게이트가 상기 한쪽의 데이터 입출력선()에 접속된 N채널 MOS 트랜지스터(31)가 접속되고, 상기 노드(29)와 접지 전압(VSS)의 노드 사이에는 게이트가 상기 한쪽의 데이터 입출력선(IO)에 접속된 N채널 MOS 트랜지스터(32)가 접속되어 있다.

상기 차동 증폭 회로(21)의 데이터 출력 노드(27)의 데이터는 스위치 회로(33)에 공급된다. 이 스위치 회로(33)는 전원 전압(VCC)의 노드와 출력 노드(34)사이에 직렬 접속된 2개의 P채널 MOS 트랜지스터(35 및 36), 상기 출력노드(34)와 접지 전압(VSS)의 노드 사이에 직렬 접속된 2개의 N채널 MOS 트랜지스터(37 및 38)로 구성되어 있다. 그리고, 상기 MOS 트랜지스터(35 및 38)의 각 게이트는 상기 차동 증폭 회로(21)의 데이터 출력 노드(27)에 공통으로 접속되고, 상기 MOS 트랜지스터(36 및 37)의 각 게이트에는 제어 신호(및 ΦE)가 각각 공급된다.

상기 스위치 회로(33)의 출력 노드(34)의 신호는 종속 접속된 2개의 인버터(39 및 40)를 통해 도시하지 않은 출력 버퍼 회로로 데이터 OUT로서 공급된다. 또, 상기 출력 노드(34)에는 인버터(41)의 입력단이 접속되어 있고, 이 인버터(41)의 출력단은 인버터(42)의 입력단에 저속되어 있다. 또, 이 인버터(42)의 출력단은 상기 출력 노드(34)에 접속되어 있다.

또, 상기 스위치 회로(33)의 출력 노드(34)에서는 시그네쳐 회로(43)가 접속되어 있다. 이 시그네쳐 회로(43)는 본 실시예의 반도체 메모리 고유의 데이터, 예를 들면 제조 회사의 메이커 코드, 디바이스 코드 등을 발생하기 위한 것으로, 도시한 바와 같이 각각 4개의 P채널 MOS 트랜지스터(44 및 47)와 N채널 MOS 트랜지스터(48 및 51)로 구성되어 있다. 즉, 상기2개의 P채널 MOS 트랜지스터(44 및 45)는 전원 전압(VCC)의 노드와 상기 노드(34) 사이에 직렬 접속되어 있다. 상기 2개의 N채널 MOS 트랜지스터(48 및 49)는 상기 노드(34)와 접지 전압(VSS)의 노드 사이에 직렬 접속되어 있다. 이와 마찬가지로 상기 2개의 P채널 MOS 트랜지스터(46 및 47)는 전원 전압(VCC)의 노드와 상기 노드(34) 사이에 직렬 접속되어 있다. 상기 2개의 N채널 MOS 트랜지스터(50 및 51)는 상기 노드(34) 접지 전압(VSS)의 노드 사이에 직렬 접속되어 있다. 그리고, 상기 MOS 트랜지스터(44)의 게이트에는 제어 신호 ()가 MOS 트랜지스터(49)의 게이트에는 제어신호 (ΦF1)가, MOS 트랜지스터(46)의 게이트에는 제어 신호 ()가, MOS 트랜지스터(51)의 게이트에는 제어신호 (ΦF2)가 각각 공급되고, MOS 트랜지스터(45 및 48)의 양쪽 게이트에는 신호(F1)가, MOS 트랜지스터(47 및 50)의 양쪽 게이트에는 신호(F2)가 각각 공급된다.

제3도는 제1도중의 메모리 셀 회로(15)의 상세한 구성을 도시하는 회로도이다. 상기 비트선(BL1)에 접속된 메모리 셀 회로(15)에는 제4도의 단면도에 도시하는 바와 같이 소스(S), 드레인(D) 및 플로팅 게이트(FG), 제어게이트(CG)를 갖는 2중 게이트 구조의 불휘발성 트랜지스터로 이루어지는 16개의 메모리 셀(MC)이 설치되어 있다. 이들 16개의 메모리 셀 (MC)은 8개씩 2조로 분할되고 각8개의 메모리 셀(MC)은 각각 직렬접속되어 있다. 그리고, 각 조의 메모리 셀의 직렬 회로의 한 단은 선택용 MOS 트랜지스터(52) 각각을 통해 비트선(BL1)에 접속되고, 각 조의 메모리 셀의 직렬 회로의 한 단은 선택용 MOS 트랜지스터(53) 각각을 통해 접지 전압(VSS)의 노드에 접속되어 있다. 또, 다른 비트선에 접속되어 있는 메모리 셀 회로(15)도 상기와 동일하게 구성되어 있다. 그리고, 상기 각 메모리 셀 회로(15)내의 MOS 트랜지스터(52)의 게이트는 선택선(SGD0 또는 SGD1)에, MOS 트랜지스터(53)의 게이트 선택선(SGS0 또는 SGS1)에 각각 접속되고, 각 8개의 메모리 셀 MC의 제어 게이트는 각각 8개의 워드선(WL00 내지 WL07, WL08 내지 WL15) 에 접속되어 있다.

제5도는 제1도중 감지 증폭기(17)의 상세한 구성을 도시하는 회로이다. 이 감지 증폭기(17)는 다음과 같이 구성되어 있다. 전원전압(VCC)의 노드와 노드(61) 사이에는 2개의 P채널 MOS 트랜지스터(62 및 63)가 직렬 접속되어 있다. 상기 노드(61)와 접지 전압(VSS)의 노드사이에는 2개의 N채널 MOS 트랜지스터(64 및 65)가 직렬 접속되어 있다. 상기 MOS 트랜지스터(62)의 게이트에는 제어 신호 (ΦA1)가, MOS 트랜지스터(65)의 게이트에는 제어신호 (ΦA2) 각각 공급된다. 또 상기 2개의 MOS 트랜지스터(63및 64)의 게이트는 노드(66)에 공통으로 접속되어있다. 전원 전압(VCC)의 노드와 상기 노드(66) 사이에는 2개의 P채널 MOS 트랜지스터(67 및 68)가 직렬 접속되어 있다. 상기 노드(66)와 접지 전압(VSS)의 노드 사이에는 2개의 N채널 MOS 트랜지스터(69 및 70)가 직렬 접속되어 있다. 상기 MOS 트랜지스터(67)의 게이트에는 제어 신호 (ΦB1)가, MOS 트랜지스터(70)의 게이트에는 제어신호 (ΦB2) 각각 공급된다. 또, 상기 2개의 MOS 트랜지스터(68 및 69)의 게이트는 노드(61)에 공통으로 접속되어 있다. 그리고, 상기 노드(66)가 상기 제1도중의 MOS 트랜지스터(16)에 접속되고, 또 노드(61 및 66)가 상기 제1도중의 MOS 트랜지스터(16)에 접속되고, 또 노드(61 및 66)가 상기 제1도중의 MOS 트랜지스터(18 및 19)에 각각 접속된다.

제6도는 제2도중의 프리차지 회로(20)에서 사용되는 프리차지 전압(HVCC)을 발생하는 프리차지 전압 발생 회로의 한 예를 도시하는 회로이다. 이 회로는 한 단이 전원 전압 VCC의 노드에 접속되며 게이트로 제어신호 (ΦR)가 공급되는 N채널의 MOS 트랜지스터(71)와 이 MOS트랜지스터(71)의 다른 단과 접지 전압(VSS)의 노드 사이에 직렬 접속되며 각각 동일한 저한값을 갖는 전압 분할용의 2개의 저항(72 및 73)으로 구성되어 있다. 이 프리차지 전압 발생 회로에서는 데이타 리드(read) 모드일때 신호 (ΦR)가 ＂H＂(VCC)로 되고, MOS 트랜지스터(71)가 온되어 있을 때에전원 전압(VCC)에서 MOS 트랜지스어(71)의 임계값 전압(VTH)분만큼 저하한 전압이상기 2개의 저항(72 및 73)에 의해 2분할되어, 이2개의 저항(72 및 73)의 직렬 접속 노드인 노드(74)에서 출력된다. 즉, 이 전압(HVCC)의 값은(VCC-VTH)/2이고, VTH는 상기 행 선택용 N채널 MOS 트랜지스터(18 및 19)의 임계값 전압이다.

상기와 같이 구성되는 반도체 메모리에있어서, 외부에서 입력되는 열어드레스가 변화하면 랜덤 리드 모드로 된다. 다음에 이 모드일때의 동작을 제8도 및 제9도의 타이밍 차트를 이용해서 설명한다. 또 제8도및 제 9도에서는 상기 감지 증폭기(17)의 노드(66 및 61)로서, 비트선(BL1)에 접속된 감지 증폭기(17)의 노드(66 및 61)는 각각 (N11 및 N21)로, 비트선(BL2)에 접속된 감지 증폭기(17)의 노드(66 및 61)는 각각 (N12 및 N22)로 각각 표시되어 있다.

먼저 프리차지제어 신호()가 ＂L＂이 되고, 일정 기간 후에 ＂H＂로 된다. 또 이때 리셋트 신호 RESET는 ＂L＂상태로 유지된다. 따라서, 프리차지 제어 신호()가 ＂L＂일때 MOS 트랜지스터(13)가 온이 되고, 노드(12)는 ＂H＂로 된다.

또, 이때 제어 신호(ΦCU)는 ＂H＂상태인 상태로 유지되기 때문에 MOS 트랜지스터(11)은 온이 된다. 따라서, 프리차지 제어 신호()가 ＂L＂인 기간에 각 비트선(BL1 내지 BLn)은 VCC 전압으로 프리차지된다.

또, 이때 감지 증폭기(17)에서는 제어 신호 (ΦA2)가 ＂H＂, ΦB1이 ＂L＂이기 때문에 MOS 트랜지스터(64 및 65)가 온되어 노드(61)는 ＂L＂로, MOS 트랜지스터(67 및 68)가 온되어 노드(66)는 ＂H＂로 되어 있다. 그후 ΦA2가 ＂L＂, ΦB1이 ＂H＂로 되고, 감지 증폭기(17)내의 MOS 트랜지스터(65 및 67)가 오프됨으로써 비트선(BL1 내지 BLn) 및 각 노드(66)는 VCC의 프리차지 레벨인 채, 각 노드(61)는 VSS레벨인 상태에서 플로팅 상태로 된다.

이후, 제3도에 도시하는 메모리 셀 회로(15)에 있어서, 입력된 열 어드레스에 대응하는 워드선 및 선택선(SDG0및 SDG1)이 선택적으로 구동되어 각 메모리 셀 회로(15)에서 1개의 메모리 셀이 선택된다. 이들 각 메모리 셀은 제4도에 도시한 바와 같은 2중 게이트 구조를 이루고, ＂0＂데이타가 프로그램되어 있을 때는 플로팅 게이트에 전자가 축적되어 있고, 이 메모리 셀의 임계값 전압은 양의 값으로 된다. 한편 ＂1＂데이타가 프로그램되어 있을 때는 플로팅 게이트에서 전자를 몰아내서 이 메모리 셀의 임계값은 음의 값으로 된다.

이때, 제3도의 메모리 셀 회로(15)에서 비트선 (BL1 및 BL2)에 접속된 메모리 셀 (MC1 및 MC2)이 선택되고, MC1이 ＂1＂, MC2가 ＂0＂이 기입되어 있는 경우, 상기 비트선 프리차지 기간이 종료되면 비트선( BL1)은 메모리 셀을 통해서 방전되고 그 전위는 VSS 레벨 근처까지 하강한다. 이에 대해, 비트선(BL2)은 VCC 레벨을 유지하게 된다. 즉 상기 메모리 셀에서의 판독 동작에 따라 각 비트선의 전위는 ＂H＂ 또는 ＂L＂이 된다.

그후, 제어 신호 (ΦA1)가 ＂L＂, ΦA2가 ＂H＂, ΦB1이 ＂L＂, ΦB2가 ＂H＂로 되어 각 감지 증폭기(17)가 활성화되면, 비트선(BL1)에 접속된 감지 증폭기(17)의 노드(66)(노드 N11)가 ＂L＂, 동일하게 노드(61)(노드, N21)가 ＂H＂, 비트선(BL1)에 접속된 감지 증폭기(17)의 노드(66)(노드 N12)가 ＂H＂, 동일하게 노드(61)(노드 N22)가 ＂L＂로 된다. 이때, 모든 행 선택선(CSL1내지 CSLn) 은 ＂L＂로 되어 있다. 따라서, 1개의 워드선에 접속된 n개의 각 메모리 셀의 데이타가 n개의 각 감지 증폭기(17)에 래치된 것으로 된다.

한편, 이때 제어 신호(ΦC)가 ＂H＂이고, 제2도의 프리차지 회로(20)내의 MOS트랜지스터(22, 23및 24)는 모두 온되어 있다. 또, 이랜덤 리드 모드일 때에는 상기 제어 신호 (ΦC)는 ＂H＂이고, 상기 제6도에 도시하는 회로도에서는 전압(HVCC)이 발생되고 있기 때문에 데이타 입출력선(IO 및)은 전압(HVCC)에 의해 프리차지된다.

그런데, VCC를 5V, 상기 제6도중 N채널 MOS 트랜지스터(71)의 임계값 전압을 , 예를 들면 1.6V로 하면 전압(HVCC)의 값은 (5V-1.6V)/2=1.7V로 된다. 따라서, 데이타 입출력선(IO 및)은 양쪽 모두 1.7V로 프리차지된다.

그후 행 어드레스에 따라, 예를 들면 행 선택선(CSL1)이 ＂H＂로 되고, 비트선(BL1)에 접속된 감지 증폭기(17)가 MOS 트랜지스터(18 및 19)를 통해 데이타 입출력선(IO 및)에 접속된다. 그후, 상기 감지 증폭기 (17)의 노드(61)의 전위가 데이타 입출력선()을 충전하고, 노드(66)의 전위가 데이타 입출력선(IO)을 방전한다. 따라서,는 (VCC-VTH)에, IO는 VSS에 근접한다. 또, 상기 VTH는 N채널의 MOS트랜지스터(18)의 임계값 전압이다.

다음에, 데이타 입출력선(IO 및)의 충전 또는 방전이 개시된 후에 제어 신호 (ΦD)가 ＂L＂로 되어 차동 증폭 회로(21)가 활성화된다. 이것에 의해, 차동 증폭 회로(21)의 출력 노드(27)는 ＂L＂로 된다. 이때, 스위치 회로(33)에서는 제어 신호()가 ＂L＂, ΦE가 ＂H＂로 되고, MOS 트랜지스터(35 및 36)가 모두 온되며, 스위치 회로(33)의 출력 노드(34)는 ＂H＂로 된다. 따라서, 이 경우에는 비트선(BL1)에 접속된 메모리 셀에서의 판독 데이타 OUT로서 ＂H＂의 데이타가 출력 버퍼 회로로 공급된다.

다음에, 행 어드레스만이 변화해서 새로운 행 어드레스에 의해 이전의 행 선택선(CSL1)이 선택되지 않아서 ＂L＂로 된다. 다음에 제어 신호()가 ＂L＂, ΦE가 ＂H＂, ΦD가 ＂H＂, ΦC가 ＂H＂로 되고, 프리차지 회로(20)내의 MOS 트랜지스터(22)가 온됨으로써 데이타 입출력선(IO 및)이 등화된다. 즉, 이전에는 데이타 입출력선(IO 및)의 한쪽 전위가 VSS인 0V, 다른쪽의 전위가 (VCC-VTH)인 3.4V이었던 것이 테이타 입출력선(IO 및)의 용량이 거의 동일하기 때문에, 상기등화 동작에 의해 모두 3.4V/2=1.7V 정도로 된다. 따라서, 등화하는 것만으로 상기 전압 HVCC의 값과 같아져서 상기 제6도에 도시하는 회로에서 새롭게 프리차지 전압(HVCC)을 발생시킬 필요가 없어진다. 따라서 소비 전류를 삭감할 수 있다.

여기서, 1회의 판독 동작으로 데이타 입출력선(IO 및)을 충전할 때에 필요로 하는 전하량(Q10)은 각 데이타 입출력선의 용량을 CIO, 각 데이타 입출력선의 전위 진폭을 VIO로 하면 다음의 식과 같다.

QIO = CIO×VIO

=CIO×｛(VCC-VTH)-(VCC-VTH)÷2｝

=CIO×｛(VCC-VTH)÷2｝............................................(1)

이에 대해, 종래와 같이 데이타 입출력선의 프리차지 전압을 VCC로 했을 때 1회 판독 동작으로 데이타 입출력선을 충전할 때 필요로 하는 전하량(QIO)은 (CIO×VCC)로 되어 상기 실시예의 2배 이상으로 된다. 또, 데이타 입출력선(IO 및)의 충방전에 따른 소비 전류가 작아서 전원에서 발생하는 노이즈를 낮게 억제할 수 있다.

그후 새로운 행 어드레스에 의해 새로운 행 선택선(CSL2)이 선택되지 않아서 ＂H＂로 되고, 이번에는 비트선(BL2)에 접속된 메모리 셀 회로(15)에서의 판독 데이타에 따라 노드(27 및 34)의 레벨이 설정되어, 판독 데이타 OUT가 출력 버퍼 회로로 공급된다.

다음에, 시그네쳐 모드시의 동작을 제10도의 타이밍 차트를 이용해서 설명한다. 시그네쳐 모드가되면, 입력 어드레스에 따라 제어 신호(ΦF1 및 ΦF)가 선택적으로 ＂H＂로및가 선택적으로 ＂L＂로 된다. 예를 들면, 메이커 코드를 판독하는 경우에는 0번지에 대응한 어드레스가 입력된다. 이와같은 어드레스가 입력되면 ΦF1 및 ΦF2가 선택적으로 ＂L＂로 된다. 만약 메이커 코드가 ＂0＂인 경우에는 미리 제어 신호(F1)가 VCC 전위가 되도록 MOS 트랜지스터(45 및 48)의 게이트가 마스크에 의해 VCC의 노드에 접속되어 있다. 이때 시그네쳐 회로(43)에서는 MOS 트랜지스터(48 및 49)가 모두 온됨으로써 상기 노드(34)는 ＂L＂로 되고, 출력 OUT는 ＂L＂로 된다.

한편, 디바이스 코드를 판독하는 경우에는 1번지에 대응한 어드레스가 입력된다. 이와 같은 어드레스가 입력되면 되고, ＂H＂로 되고,가 ＂L＂로 된다. 만약 디바이스코드가 ＂1＂인 경우에는 미리 제어 신호(F2)가 VSS 전위로 되도록 마스크에 의해 MOS 트랜지스터(47 및 50)의 게이트가 마스크에 의해 VSS의 노드에 접속되어 있다. 이때, 시그네쳐 회로(43)에서는 MOS 트랜지스터(46 및 47)가 모두 온함으로써 상기노드(34)는 ＂H＂로 되고, 출력 OUT는 ＂H＂로 된다.

이와 같은 시그네쳐 회로(43)는 각 데이타 입출력선 쌍 마다에 각각 1개, 합계 n개 설치되어 있다. 다시 말하면, 8개의 IO의 메모리에서는 8개의 시그네쳐 회로가 있고, 각각의 F1 및 F2는 마스크에 의해 VCC또는 VSS의 노드에 고정되어 있다. 따라서 시그네쳐 모드시에는 각각 8비트의 메이커 코드 또는 디바이스 코드가 판독된다.

그런데, 시그네쳐 모드시에는 어드레스가 변화함에 따라 코드 판독이 개시되나 제어 신호(ΦE)가 항상 ＂L＂이고, 스위치 회로(33)내의 MOS 트랜지스터(36 및 38)는 항상 오프하고 있다. 이때문에, 메모리 셀의 데이타가 노드(34)로 출력되는 일은 없다.

이와 같이 각 데이타 입출력선 쌍의 출력부에 시그네쳐 회로를 설치하는 것은 메모리 셀에 대해 코드를 기록해 두는 경우에 비해 주변 회로의 공백영역에 배치할 수 있어서 칩 크기가 작아진다. 특히, 제3도에 도시하는 바와 같이 메모리 셀이 NAND형 셀과 같이 복수 비트가 하나의 단위로 되어 있는 경우는 시그네쳐에 의한 메모리 셀 어레이의 면적 증가가 없어진다. 또 출력부에 시그네쳐 회로가 설치되어 있기 때문에 액세스 타임이 빨라지는 특징도 있다.

본 발명은 상기 실시예에 한정되는 것이 아니고 다양하게 변형 가능함은 물론이다. 예를 들면, 상기 제6도에 도시한 프리차지 전압 발생 회로로서 제7도에 도시하는 바와 같은 구성의 것을 사용할 수 있다. 제7도의 프리차지 전압 발생 회로는 다음과 같이 구성된다. 즉, 전원 전압(VTH)의 노드와 노드(81) 사이에는 N채널의 MOS 트랜지스터(82) 및 N채널에서 공핍형인 MOS 트랜지스터(83)기 직렬 접속되어 있다. 또 상기 노드(81)와 노드(84) 사이에는 N채널 MOS 트랜지스터 (85)및 P채널 MOS 트랜지스터(86)가 직렬 접속되어 있다. 상기 노드(84)와 접지 전압(VSS)의 노드 사이에는 N채널에서 공핍형인 MOS 트랜지스터(87)가 접속되어 있다. 그래서 상기 MOS 트랜지스터(82)의 게이트에는 제어 신호 (ΦR)가 공급된다. 상기 MOS 트랜지스터 (83및 85)의 게이트는 상기 노드(81)에, MOS 트랜지스터(86)의 게이트는 상기 노드(84)에, MOS 트랜지스터(87)의 게이트는 접지 전압(VSS)의 노드에 각각 접속되어 있다. 또, 전원 전압(VCC)의 노드와 전압(HVCC)을 얻기 위한 노드(88) 사이에는 P채널의 MOS 트랜지스터(89) 및 N채널의 MOS트랜지스터(90)가 직렬 접속되어 있다. 상기 노드(88)와 접지 전압(VSS)의 노드 사이에는 P채널의 MOS 트랜지스터(91) 및 N채널 MOS 트랜지스터(92)가 병렬 접속되어 있다. 그리고, 상기 MOS 트랜지스터(89 및 92)의 각 게이트에는 제어 신호(ΦR)가 각각 공급되고, 상기 MOS 트랜지스터(91)의 게이트는 상기 노드(84)에 접속되어 있다. 이와 같은 회로에서도 출력 전압(HVCC)을 (VCC-VTH)÷2의 값으로 설정할 수 있다.

또 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 돕기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.

이상 설명하는 바와 같이 본 발명에 따르면 소비 전류를 삭감할 수 있고, 노이즈 발생을 억제할 수 있으며, 액세스 타임을 고속화할 수 있는 반도체 집적 회로를 제공할 수 있다.

Claims

한쌍의 데이타 입출력선(IO 및), 다수의 셀 트랜지스터를 구비하는 메모리 셀 회로(15), 상기 메모리 셀 회로의 각 셀 트랜지스터의 전류 경로에 접속된 비트선(BL1,…,BLn), 상기 셀 트랜지스터 각각의 제어 게이트에 접속된 워드선(WL00,…,WL15), 상기 메모리 셀 회로에 대응하는 상기 비트 라인에서 전위를 검출하고 한쌍의 상보 데이타 신호를 출력하는 감지 증폭기(17), 상기 한쌍의 데이타 입출력선과 상기 감지 증폭기의 한쌍의 열 선택 MOS 트랜지스터(18, 19), 상기 메모리 셀 회로에 대응하는 상기 비트선에서 전위를 판독하기 전에 상기 한쌍의 입출력선을 소정의 전위로 프리차지하는 프리차지 회로 및 VCC가 전원 전압이고 VTH가 상기 열 선택 MOS 트랜지스터 각각의 임계전압일때, (VCC-VTH)/2로 표현된 값을 갖는 프리차지 전위를 상기 프리차지 회로에 인가하는 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 수단은 MOS 트랜지스터(71), 전원에 접속되어 있는 상기 트랜지스터의 한 전류 경로 및 상기 MOS 트랜지스터의 상기 한 전류 경로와는 다른 한 전류 경로와 접지 사이에 제1저항 및 제2저항(72,73)을 구비하는 직렬 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.