KR0127680B1 - 반도체 기억장치 - Google Patents

반도체 기억장치

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KR0127680B1 KR1019880009903A KR880009903A KR0127680B1 KR 0127680 B1 KR0127680 B1 KR 0127680B1 KR 1019880009903 A KR1019880009903 A KR 1019880009903A KR 880009903 A KR880009903 A KR 880009903A KR 0127680 B1 KR0127680 B1 KR 0127680B1
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용없음.

Description

반도체 기억장치
제1도는 본 발명에 관한 다이나믹형 RAM의 제1실시예를 도시한 회로도.
제2도는 본 발명에 관한 다이나믹형 RAM의 제2실시예를 도시한 주요부 회로도.
제3도는 본 발명에 관한 다이나믹형 RAM의 제3실시예를 도시한 주요부 회로도.
제4도는 본 발명에 관한 다이나믹형 RAM의 제4실시예를 도시한 주요부 블럭도.
제5도는 멀티플렉서회로의 1실시예를 도시한 회로도.
제6도는 일치/불일치회로의 1실시예를 도시한 회로도.
제7도는 본 발명의 제5실시예인 DRAM에 있어서의 주요부를 도시한 회로도.
제8도는 제5실시예의 DRAM의 전체를 도시한 블럭도.
제9도는 제5실시예에서의 리드용 선택스위치회로의 다른 예를 도시한 회로도.
제10도는 본 발명에 관한 다이나믹형 RAM의 제6실시예를 도시한 회로도.
제11도는 제6실시예에서의 칼럼 어드레스 디코더의 1실시예를 도시한 회로도.
제12도는 제6실시예에서의 테스트회로의 1실시예를 도시한 회로도.
제13(a) 내지 제13(d)는 제6실시예에서의 리드 데스트의 동작을 설명하기 위한 파형도.
제14도(a) 내지 제14(d)는 테스트 모드를 설명하기 위한 파형도.
본 발명은 반도체 기억장치의 테스팅 기술에 관하여 예를 들면 다이나믹 랜덤 액세스 메모리(이하 DRAM 또는 다이나믹형 RAM이라 한다)의 테스팅에 적용해서 유효한 기술에 관한 것이다.
반도체 기술의 발전에 의해 IM 비트와 같은 대기억 용량을 갖는 DRAM이 개발되어 있다. 이와 같은 대기억 용량화에 따라 그것을 테스트하기 위한 시간이 증가하게 된다.
그래서 DRAM의 내부에 테스트용 회로를 마련하여 메모리 어레이에 X4 비트 단위로 같은 신호를 라이트해 두고 메모리 어레이에서 리드된 X4 비트의 신호중 어느 것인가 1비트라도 일치하지 않은 것이 있다면, 외부 출력단자가 고임피던스 상태로 되도록 한 DRAM이 고려되고 있다. 이 경우 상기 X4 비트의 리드신호가 전부 고레벨 또는 저레벨이면 상기 출력단자에서 고레벨 또는 저레벨의 신호가 출력된다(미쓰비시덴기(주) 1985년 발행 미쓰비시 기보 Vol 59. No. 9 참조).
상기와 같은 DRAM에서는 4비트만이 동시에 테스트될 뿐이다. 그리므로 1M 비트를 넘는 대기억 용량화에 대한 효과가 적다. 또 범위를 확대시켜서 동시에 테스트하는 비트 수를 증가시키는 것도 고려되지만 그것에 따라서 주변회로(입출력선이나 메인증폭기)의 수가 증가하므로 칩 사이즈의 증가를 일으키고 만다. 또 상기와 같이 칩사이즈를 증가시켜도 불과 16비트나 32비트 정도가 한계라고 생각된다. 또 일치하지 않았을 때의 검출출력이 고임피던스로 되는 상술한 방식으로 DRAM을 프린트 기판등에 내장했을 경우에 유효한 검출 수단이 없다.
그러므로 통상의 사용상태에서 메모리의 테스트에 적합하지 않게 된다.
본 발명의 목적은 테스트의 고속화를 실현한 다이나믹형 RAM을 제공하는 것이다.
본 발명의 다른 목적은 고속의 다이나믹형 RAM을 제공하는 것이다.
본 발명의 또 다른 목적은 고속의 다이나믹형 RAM에 적합한 테스트 기능을 갖는 다이나믹형 RAM을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로 명백하게 될 것이다.
본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉 메모리셀이 결합되는 상보 데이타선(또는 비트선)의 신호가 게이트에 공급되는 MOSFET를 마련해서 상기 MOSFET의 드레인 출력신호에 따라 대응하는 상보 데이타선의 레벨의 일치/불일치를 출력하는 일치/불일치회로를 마련한다. 상기한 수단에 따르면 미리 같은 정보를 기억시켜 두는 것에 의해 상보 데이타선에 대응하는 것은 같은 리드신호가 얻어진다.
그러므로 1개라도 잘못된 겅보를 기억하는 메모리셀이 존재하는 경우, 상기 일치/불일치회로에 의해 그것을 검출하는 것이 가능하므로 많은 비트의 동시 리드 테스트가 가능해진다.
또, 본 출원에 있어서 개시되는 다른 실시예에 따르면 소정의 동작모드의 지정에 의해 센스증폭기가 동작을 개시한 다음에, 메모리셀이 결합된 여러개의 상보 데이타선을 서로 단락시키는 회로가 마련된다. 이 수단에 의하면 미리 같은 정보를 기억한 메모리셀이 결합되는 상보 데이타선을 서로 접속하게 되므로 1개라도 잘못된 정보를 기억하는 메모리셀이 존재하는 경우, 상보 데이타선의 리드신호를 증폭하는 센스증폭기 사이로 관통 전류가 흐르고, 그 관통전류의 측정 또는 상기 상보 데이타선이 결합되는 공통 상보 데이타선에서 신호레벨이 같아지는 것을 검출하는 것에 의해 많은 비트의 리드 테스트가 가능하게 된다.
제1도에는 본 발명에 관한 다이나믹형 RAM의 제1실시예의 개략적인 회로도가 도시되어 있다. 동일 도면의 각 회로소자는 공지의 CMOS 집적회로의 제조기술에 의해 1개의 단결정 실리콘과 같은 반도체기판상에 형성된다. 동일 도면에 있어서, 찬넬부분(백 게이트)에 화살표가 부가된 MOSFET는 P찬넬형 MOSFET를 나타내고 있다.
특히 제한되지 않지만, 집적회로는 단결정 P형 실리콘으로 되는 반도체 기판에 형성된다. N찬넬 MOSFET는 이러한 반도체 기판 표면에 형성된 소오스 영역, 드레인 영역, 소오스 영역과 드레인 영역 사이의 반도체 기판 표면에 얇은 두께의 게이트 절연막을 거쳐서 형성된 폴리실리콘층으로 되는 게이트 전극으로 구성된다. P찬넬 MOSFET는 상기 반도체 기판 표면에 헝성된 N형 웰 영역에 형성된다. 이것에 의해 반도체 기판은 그 위에 형성된 여러개의 N 찬넬 MOSFET의 공통의 기판 게이트를 구성한다. N형 웰영역은 그 위에 형성된 P찬넬 MOSFET의 기판 게이트를 구성한다. P찬넬 MOSFET의 기판 게이트즉 N형 웰영역은 제1도에 도시된 전원용 외부단자 Vcc에 결합된다. 기판 바이어스 전압 발생 회로 VBG는 반도체 기판에 공급해야 할 부의 백 바이어스 전압-Vbb를 발생한다. 이것에 의해 N 찬넬 MOSFET의 기판 게이트에 백 바이어스 전압이 인가되고 그 결과로써 N찬넬 MOSFET의 소오스, 드레인과 기판 사이의 기생 용량값이 감소되어 회로의 고속 동작화가 도모됨과 동시에 기판에 발생하는 소수 캐리어가 흡수되고, 정보기억 커패시터에 축적된 정보 전하를 잃는 것이 경감되므로 재생주기를 길게 할 수 있다.
집적회로의 보다 구체적인 구조를 설명하면 다음과 같다. 즉 단결정 P형 실리콘으로 되며 또한 N형 웰영역이 형성된 반도체 기판의 표면 부분 중 활성영역으로 된 표면 부분 이외에 바꾸어 말하면 반도체 배선영역, 커패시터 형성성역 N 찬넬 및 P찬넬 MOSFET의 소오스, 드레인 및 찬넬형성영역(게이트 형성영역)으로 된 표면부분 이외에는 공지의 선택산화법에 의해 형성된 비교적 두꺼운 두께의 필드절연막이 형성되어 있다. 특히 제한되지 않지만 커패시터 형성영역상에는 비교적 얇은 두께의 절연막(산화막)을 거쳐서 1층의 폴리실리콘층이 형성되어 있다.
1층의 폴리실리콘층은 필드절연막 위까지 연장되어 있다.
1층의 폴리실리콘층의 표면에는 그것 자체의 열산화에 의해 형성된 얇은 산화막이 형성되어 있다. 커패시터 형성영역에 있어서의 반도체 기판 표면에는 이온주입법에 의한 N형 영역이 형성되는 것, 또는 소정의 전압이 공급되는 것에 의해 찬넬이 형성된다. 이것에 의해 1층의 폴리실리콘층은, 얇은 절연막 및 찬넬영역으로 되는 커패시터가 형성된다. 필드 산화막 위의 1층의 폴리실리콘층은 일종의 배선으로 간주된다.
찬넬형성영역상에는 얇은 게이트 산화막을 거쳐서 게이트 전극을 구성하기 위한 2층의 폴리실리콘층이 형성되어 있다. 이 2층의 폴리실리콘층은 필드절연막 위 및 1층의 폴리실리콘층 위로 연장된다. 특히 제한되지 않지만, 다음에 설명하는 메모리 어레이에 있어서의 워드선 및 더미 워드선은 2층의 폴리실리콘층으로 구성된다.
필드절연막과 1층 및 2층 폴리실리콘총으로 덮여지지 않은 활성영역 표면에는, 그것들을 불순물 도입의 마스크로써 사용하는 공지의 불순물 도입기술에 의해 소오스, 드레인 및 반도체 배선영역이 형성되어 있다. 1층 및 2층의 폴리실리콘층 위를 포함하는 반도체 기판 표면에는 비교적 두꺼운 두께의 층간 절연막이 형성되고, 이 층간절연막 위에는 알루미늄으로 되는 도체층의 형성되어 있다. 도체층은 그 밑의 절연막에마련된 접촉구멍을 거쳐서 폴리실리콘층, 반도체 영역에 전기적으로 결합된다. 다음에 설명하는 메모리 어레이에 있어서의 데이타선은, 특히 제한되지 않지만 이 층간 절연막 위로 연장된 도체층으로 구성된다.
층간절연막 위 및 도체층 위를 포함하는 반도체 기판 표면은 질화실리콘막과 인실리게이트 유리막으로되는 최종 비활성화막에 의해 덮여져 있다.
메모리 어레이 MARY는, 특히 제한되지 않지만 2교차점(폴디드 비트선)
Figure kpo00001
방식으르 된다. 제1도에는 그 1쌍의 행이 구체적으로 도시되어 있다. 예시적으로 도시된 1쌍의 평행으로 배치된 상보 데이타선(비트선 또는 디지트선) DO,
Figure kpo00002
에는 어드레스 선택용 MOSFET Qm과 정보 기억용 커패시터 CS로 구성된 여러개의 메모리셀 각각의 입출력 노드가 동일 도면에 도시한 바와 같이 소정의 규칙성을 갖고 배분 결합되어 있다. 프리차지회로 PC는 대표로 도시된 MOSFET Q5와 같이 상보 데이타선 DO,
Figure kpo00003
사이에 마련된 스위치 MOSFET에 의해 구성된다. MOSFET Q5는 그 게이트에 칩 비선택 상태일 때 발생되는 프리차지신호
Figure kpo00004
pc가 공급된다. 이것에 의해 칩 비선택 상태일 때 또는 메모리셀이 선택상태로 되기 전에 ON 상태로 된다.
이것에 의해 앞의 동작 사이클에 있어서 다음에 기술하는 센스증폭기 SA의 증폭동작에 의한 상보 데이타선 DO,
Figure kpo00005
의 고레벨과 저레벨이 단락되어 상보 데이타선 DO,
Figure kpo00006
의 각각을 약 Vcc/2(HVC)의 프리차지기 전압으로 한다. 또 특히 제한되지 않지만 이 칩이 비교적 긴 시간 비선택 상태로 놓어진 경우 상기 프리차지 레벨은 리크전류등에 의해 저하된다. 그래서 본 실시예에서는 스위치 MOSFET Q45 및 Q46을 마련해서 하프 프리차지 전압 HVC를 공급하도록 한다. 이 하프 프리차지 전압 HVC를 형성하는 전압발생회로는 그 구체적인 회로는 도시하지 않았지만 상기 리그전류등을 보충하는 비교적 작은 전류공급 능력 밖에 갖지 못하게 된다. 이것에 의해 소비전력이 증가하는 것을 억제하고 있다.
RAM의 칩 비선택 삼태등에 의해 상기 프리차지 MOSFET Q5등이 ON 상태로 되기 전에 상기 센스증폭기 SA는 비동작 상태로 된다. 이것에 의해 상기 상보 데이타선 DO,
Figure kpo00007
은 고임피던스 상태로 고레벨과 저레벨음 유지하게 된다. 또, RAM이 동작상태로 되면 센스증폭기 SA가 동삭상태로 되기 전에 상기 프리차지 MOSFET Q5, Q45 및 Q46등은 OFF 상태로 된다. 이것에 의해 상보 데이타선 DO,
Figure kpo00008
는 고임피던스상태로 상기 하프 프리차지 레벨을 유지한다.
이와 같은 하프 프리차지 방식에 있어서는 상보 데이타선 DO,의 고레벨과 저레벨을 단지 단락해서 형성하는 것이므로 저소비 전력화가 도모된다. 또, 센스증폭기 SA의 증폭동작에 있어서 상기 상보 데이타선 DO,은 상기 프리차지 레벨을 중심으로 고레벨과 저레벨로 변화한다.
이것으로 커패시터 결합에 의해 상보 데이타선 DO,
Figure kpo00011
에 발생하는 노이즈 레벨을 저감할 수 있다.
센스증폭기 SA는 여러개의 단위 센스회로에 의해 구성되어 있고, 동일 도면에는 그 1개의 단위회로 USA가 예시적으로 도시되어 있다. 단위회로는 P찬넬 MOSFET Q7, Q9와 N찬넬 MOSFET Q6, Q8로 되는 CMOS 래치회로로 구성되고, 그 1쌍의 입출력노드가 상기 상보 데이타선 DO,
Figure kpo00012
에 결합되어 있다. 또 상기 래치회로에는, 특히 제한되지 않지만 병렬형태의 N찬넬 MOSFET Q12, Q13을 통해서 전원전압 Vcc가 공급되고, 병렬형태의 N 찬넬 MOSFET Q10, Q11을 통해서 회로의 접지전압 Vss가 공급된다. 이들 파워스위치 MOSFET Q10, Q11 및 MOSFET Q12, Q13은 같은 메모리 어레이 내의 다른 행에 마련된 래치회로(단위회로)에 대해서 공통으로 사용된다. 바꾸어 말하면 같은 메모리 어레이 내의 여러개의 래치회로의 각각에 있어서의 P찬넬 MOSFET와 N찬넬 MOSFET는 각각 그 소오스선 PC 및 NS가 공통 접속된다.
상기 MOSFET Q10, Q12의 게이트에는, 동작 사이클에서는 센스증폭기 SA를 활성화시키는 상보 타이밍 펄스
Figure kpo00013
pa1,
Figure kpo00014
pa1이 인가되고, MOSFET Q11, Q13의 게이트에는 상기 타이밍 펄스
Figure kpo00015
pa1,
Figure kpo00016
pa1 보다 늦은 상보 타이밍 펄스
Figure kpo00017
pa2,
Figure kpo00018
pa2가 인가된다. 이와 같이 하는 것에 의해 센스증폭기 SA의 동작은 2단계로 분리된다. 타이밍펄스
Figure kpo00019
pa1,
Figure kpo00020
pa1이 발생되었을 때, 즉 제1단계에 있어서는 비교적 작은 콘덕턴스를 갖는 MOSFET Q10 및 Q12에 의한 전류 제한작용에 의해 메모리셀에서 1쌍의 데이타선 사이에 인가된 미소한 리드 전압이 바람직하지 않은 레벨 변동을 받는 일 없이 종폭된다. 이 증폭 동작에 의해 상보 데이타선 전위를 차가 크게 된 다음 타이밍 펄스
Figure kpo00021
pa2,
Figure kpo00022
pa2가 발생되며, 즉 제2단계로 들어가면 비교적 큰 콘덕턴스를 갖는 MOSFET Q11, Q13이 ON 상태로 된다. 센스증폭기 SA의 증폭동작은 MOSFET Q11, Q13이 ON상태로 되는 것에 의해 빠르게 된다.
이와 같이 2단계로 나누어서 센스증폭기 SA의 증폭동작을 행하게 하는 것에 의해 상보 데이타선의 바람직하지 않은 레벨 변화를 방지하면서 데이타를 고속으로 리드할 수 있다.
로두 디코더 R-DCR은 특히 제한되지 않지만 2분할된 로우 디코더 R-DCR1과 R-DCR2의 조합에 의해 구성된다. 동일 도면에는 도면을 간단히 하기 위해 제2의 로우 디코더 R-DCR2의 1회분(워드선 1개분)이 대표로 도시되어 있다.
도시한 구성에 따르면, 특히 제한되지 않지만 어드레스 신호
Figure kpo00023
2∼
Figure kpo00024
m은 직렬 형태로 된 N 찬넬형 구동 MOSFET Q32∼Q34의 게이트에 공급된다. P찬넬형 부하 MOSFET Q35의 게이트에는 그 동작시에 일시적으로 저레벨로 되는 1쇼트 펄스
Figure kpo00025
가 공급된다. 이 1쇼트 펄스
Figure kpo00026
는, 예를 들면 로우어드레스 스트로브 신호
Figure kpo00027
가 고레벨(Vcc)에서 저레벨(Vss)로 변화되는 것에 의해 로우어드레스 버퍼 R-ADB의 동작 타이밍신호가 형성되고 부터 워드선 선택 타이밍 신호
Figure kpo00028
x가 발생할 때까지의 사이에 저레벨로 된다.
따라서 상기 1쇼트 펄스
Figure kpo00029
는 이들의 타이밍신호를 받는, 도시되어 있지 않은 논리회로에 의해 형성된다. 상기 부하 MOSFET Q35와 구동 MOSFET Q32~Q34에 의해 NAND 게이트 회로가 구성되고, 상기 4개분의 워드선 선택신호가 형성된다. 상기 NAND 게이트회로의 출력의 한쪽에시는 CMOS 인버너 IV1에 의해 반전되어 N찬넬형 커트 MOSFET Q28~Q31을 통해서 스위치 회로로서의 N찬넬형 전송 게이트 MOSFET Q24~Q27의 게이트에 전해진다. 상시 NAND 게이트 회로는 그 자체의 다니나믹 동작을 행하는 것이므로 다음의 래치회로가 부가된다.
상기 출력신호를 송출하는 CMOS 인버터회로 IV1의 출력 신호의 다른 쪽에서는 상기 부하 MOSFET Q35와 병렬 형태로 된 P찬넬형 제2의 부하 MOSFET Q36의 게이트에 귀환된다. 이것에 의해 상기 NAND 게이트 회로의 출력 신호가 고레벨로 되었을 때 CMOS 인버터회로 IV1의 출력 신호의 저레벨에 의해 상기 제2의 부하 MOSFET Q36은 ON 상태로 되어 출력신호를 고레벨로 유지시키게 된다.
또 상기 NAND 게이트 회로의 출력신호가 저레벨이면, 바꾸어 말하면 모든 어드레스 신호
Figure kpo00030
2~
Figure kpo00031
m의 고레벨에 의해 구동 MOSFET Q32∼Q34가 모두 ON 상태이면 상기 CMOS인버터 회로 IV1의 출력신호의 고레벨에 의해 부하 MOSFET Q36은 OFF 상태로 된다. 이것에 의해 상기 NAND 게이트 회로에 있어서는 1쇼트 펄스
Figure kpo00032
가 고레벨로 된 다음에 상기 ON 상태로 된 MOSFET Q32∼Q34를 통해서 직류전류가 소비되지 않는다. 상기 제2의 로우 다코더 R-DCR2는 상기 구성 대신에 완전 CMOS 스테이틱형의 디코더로 하는 것이라도 좋다.
제1의 로우 디코더 R-DCR1은 그 구체적인 회로를 도시하지 않았지만 2비트의 상보 어드레스 신호
Figure kpo00033
,
Figure kpo00034
(a0과
Figure kpo00035
0, a1과,
Figure kpo00036
1를 의미한다)를 디코드하는 것에 의해 형성된 디코드신호에 의해 선택되는 상기와 같은 전송 게이트 MOSFET와 커트 MOSFET로 되는 스위치 회로를 통해서 워드선 선택 타이밍 회로
Figure kpo00037
x에서 4개의 워드선 선택 타이밍 신호
Figure kpo00038
x00∼x11을 형성한다. 이들의 워드선 선택 타이밍 신호
Figure kpo00039
x00∼x11은 상기 전송 게이트, 상기 MOSFET Q24∼Q27을 거쳐서 각 워드선에 진해진다. 또, 특히 제한되지 않지만 로우 디코더 R-DCR1은 로우 디코더 R-DCR2와 마찬가지로 1쇼트 펄스
Figure kpo00040
를 받아서 워드선 선택동작을 행하는 것이라도 좋고, 또 상기와 마찬가지로 완전 CMOS 스테이틱형의 디코더라도 좋다.
특히 제한되지 않지만, 타이밍 신호
Figure kpo00041
x00은 어드레스 신호 a0 및 a1이 저레벨로 되어 있을 때 타이밍 신호
Figure kpo00042
x에 동기해서 고레벨로 된다. 마찬가자로 타이밍 신호
Figure kpo00043
x01,
Figure kpo00044
10 및
Figure kpo00045
11은 각각 어드레스 신호 a0과
Figure kpo00046
1,
Figure kpo00047
0과,
Figure kpo00048
0과
Figure kpo00049
1이 저레벨로 되어 있을 때 타이밍 신호
Figure kpo00050
x에 동기해서 고레벨로 된다.
이것에 의해 어드레스 신호 a1 및
Figure kpo00051
1은 여러개의 워드산 중 데이타선 D에 결합된 메모리셀에 대응된 워드선군(W0, W1 이하 제1워드선군이라 한다)과 데이타선
Figure kpo00052
에 결합된 메모리셀이 대응된 워드선군(W2, W3 이하 제2워드선군이라 한다)을 식별하기 위한 일종의 워드선군 선택신호로 간주된다.
로우 디코더 R-DCR1과 R-DCR2와 같이 로우 디코더를 2분할 하는 것에 의해 로우 디코더 R-DCR2의 피치(간격)와 워드선의 피치를 합칠 수 있다. 그 결과 불필요한 공간이 반도체 기판상에 발생하지 않는다. 각 워드선과 접지 전위 사이에는 MOSFET Q20∼Q23이 마련되고, 그 게이트에 상기 NAND 게이트 회로의 출력이 인가된다.
이것에 의해 비선택시의 워드선은 접지전위에 고정된다. 특히 제한되지 않지만 상기 워드선에는 그 먼끝쪽(디코더가 배치된 쪽과 반대쪽 끝)에는 스위치 MOSFET Q38-Q41이 마련된다. 이들 MOSFET Q38∼Q41의 게이트에는 상기 타이밍 신호
Figure kpo00053
x00∼x
Figure kpo00054
11과 역상의 타이밍 신호
Figure kpo00055
00∼
Figure kpo00056
11이 공급된다. 이것에 의해 비선택 워드선을 회로의 접지전위에 고정할 수 있으므로, 워드선 상호의 커패시터 결합에 의해 비선택 워드선이 선택 워드선의 상승에 따라 중간전위로 상승하는 것을 방지할 수 있다.
칼럼 스위치 C-SW는 대표로 도시되어 있는 N 찬넬 MOSFET Q42, Q43과 같이 상보 데이타선 DO,
Figure kpo00057
과 공통 상보 데이타선 CD,
Figure kpo00058
를 선택적으로 결합시킨다. 이들 MOSFET Q42, Q43의 게이트에 다음에 기술하는 칼럼 디코더 C-CDR에서의 선택신호가 공급된다.
로우어드레스 버퍼 R-ADB는 외부단자에서 공급된 로우어드레스 스트로브 신호 RAS에 따라 다음에 기술하는 타이밍 신호 발생회로 TG에 의해 형성된 타이밍 신호(도시하지 않음)에 의해 동작상태로 되고, 그 동작상태에서 로우어드레스 스트로브 신호 RAS에 동기해서 외부 단자에서 공급된 외부 어드레스 신호A0∼Am을 입력하고, 그것을 유지함과 동시에 내부 상보 어드레스 신호
Figure kpo00059
~
Figure kpo00060
을 형상해서 상기 로우어드레스 디코더 R-DCR1 및 R-DCR2에 전달한다. 여기에서 상기 외부단자에서 공급된 외부어드레스 신호 A0과 동상의 내부 어드레스 신호 a0, 역상의 내부 어드레스 신호
Figure kpo00061
0을 합쳐서 상보 어드레스 신호
Figure kpo00062
으로나타낸다(이하 마찬가지로 해서 나타난다). 로우어드레스 디코더 R-DCR1과 R-DCR2는 상술한 바와 같이 상기 상보어드레스 신호
Figure kpo00063
~
Figure kpo00064
를 해독해서 워드선 선택타이밍 신호
Figure kpo00065
x에 동기해서 워드선의 선택동작을 행한다.
한편, 칼럼어드레스 버퍼 C-ADB는 외부단자에서 공급된 칼럼어드레스 스트로브 신호
Figure kpo00066
에 따라 다음 기술하는 타이밍신호 발생회로 TG에 의해 형성된 타이밍신호(도시하지 않음)에 의해 동작상태로 되고, 그 동작 상태에 상기 칼럼 어드레스 스트로브 신호
Figure kpo00067
에 동기해서 외부단자에서 공급된 외부어드레스 신호 A0∼An을 입력하고, 그것을 유지함과 동시에 내부 상보 어드레스 신호
Figure kpo00068
~
Figure kpo00069
을 형성해서 이들을 칼럼 어드레스 디코더 C-DCR에 전달한다.
칼럼 어드레스 디코더 C-DCR은 기본적으로는 상기 어드레스 디코더 R-DCR2와 유사한 어드레스 디코더 회로로 구성되고, 칼럼 어드레스 버퍼 C-ADB에서 공급되는 상보 어드레스 신호
Figure kpo00070
~
Figure kpo00071
를 해독해서 데이타 선택 타이밍신호
Figure kpo00072
y에 동기해서 상기 칼럼스위치 C-SW에 공급해야할 선택신호를 형성한다.
또 동일 도면에 있어서는 로우어드레스 버퍼 R-ADB와 칼럼 어드레스 버퍼 C-ADB를 합쳐서 어드레스 버퍼 R, C-ADB와 같이 표시되고 있다.
상기 공통상보 데이타선 CD,
Figure kpo00073
사이에는 상기와 같은 프리차지 회로를 구성하는 N 찬넬형 프리차지 MOSFET Q44가 마련되어 있다. 이 공통상보 데이타선 CD,
Figure kpo00074
에는 상기 단위의 센스증폭기 USA와 같은 회로구성의 메인 증폭기 MA의 한쌍의 입출력노드가 결합되어 있다. 상기 메인 증폭기 MA의 출력부에는 멀티플렉서 MPX 회로가 마련된다. 이 멀티플렉서 MPX는 상기 메인 증폭기 MA의 출력신호와 다음에 기술하는 테스트 리드 신호를 받아 선택적으로 출력한다. 멀티 플렉서를 포함하는 이 메인 증폭기 MA의 출력노드 MO,
Figure kpo00075
는 데이타 출력버퍼 DOB를 거쳐서 외부단자 Dout에 결합된다. 통상 동작이며 또한 리드 동작이면, 데이타 출력 버퍼 DOB는 타이밍 신호
Figure kpo00076
rw에 의해 동작상태로 되고, 이때 동작상태로 된 메인 증폭기 MA의 출력신호를 증폭해서 외부단자 Dout로 송출한다. 또 다음에 기술하는 테스트모드이면, 멀티플렉서 MPX가 전환되어, 다음에 기술하는 바와같은 일치/불일치회로 EX의 출력신호 PSR이 데이타 출력버퍼 DOB를 통해서 외부단자 Dout로 출력된다. 또 통상 동작모드이고 또한 라이트 동작이면, 상기 타이밍신호
Figure kpo00077
rw에 의해 데이타 출력버퍼 DOB의 출력 Dout은 고임피던스 상태로 된다.
상기 공통 데이타선 CD,
Figure kpo00078
는 데이타 입력버퍼 DIB의 출력단자에 결합되어 있다. 라이트 동작이면, 데이타 입력버퍼 DIB는 타이밍신호
Figure kpo00079
rw에 의해 동작상태로 되어 외부단자 Din에서 공급된 라이트 신호에 따른 상보라이트 신호를 상기 공통상보 데이타선 CD,
Figure kpo00080
에 전달한다. 이것에 의해 선택된 메모리셀의 라이트가 행하여진다. 또 리드동작이면 상기 타이밍신호
Figure kpo00081
rw에 의해 데이타 입력 버퍼 DIB의 출력은 고임피던스 상태로 된다.
또 다음에 기술하는 바와같은 리드 테스트에 대응시키기 위해 특히 제한되지 않기만 상기 데이타 입력버퍼 DIB는 여러개의 상보 데이타 선을 동시에 구동할 수 있는 큰 전류능력을 갖게 된다. 즉 상보 데이타선을 다중 선택해서 동시에 여러개의 상보데이타선이 산택되도록 하고, 이것에 의해 이들 상보 데이타선이 상기 공통상보 데이타선 CD,
Figure kpo00082
에 결합되도록 한다. 이것에 의해 선택된 1개의 워드선에 결합된 여러개의 메모리셀에 대해서 거의 동시에 같은 라이트신호를 라이트할 수 있는 기능이 부가된다. 이것을 실현하기 위해 동일도면에는 도시되어 있지 않지만 칼럼 디코더 C-DCR은 소정의 제어신호에 응답해서 모든 칼럼스위치를 ON 상태로 하는 선택신호를 형성하는 구성으로 되어 있다. 이와 같은 동시 라이트 기능의 상세한 것에 관해서는 본 출원 출원인의 선출원(일본국 특허출원 소화 60-199418호)에 개시되어 있는 기술을 이용할 수 있다.
상기와 같이 어드레스 선택용 MOSFET Qm과 정보 기억용 커패시터 Cs로 되는 다이나믹형 메모리셀로의 라이트 동작에 있어서, 정보 기억용 커패시터 Cs에 풀라이트를 행하기 위해, 바꾸어 말하면 어드레스 선택용 MOSFET Qm등의 임계값 전압에 의해 정보 기억용 커패시터 Cs로의 라이트시 고레벨의 레벨 손실이 발생하지 않도록 하기 위해 워드선 선택 타이밍 신호
Figure kpo00083
x'에 의해 기동되는 워드선 부트스트랩 회로 BST가 마련된다.
이 워드선 부트스트랩회로 BST는 워드선 선택타이밍 신호
Figure kpo00084
x'와 그 지연신호를 사용해서 워드선 선택타이밍 신호
Figure kpo00085
x'의 고레벨을 전원전압 Vcc 이상의 고레벨로 한다.
상술한 각종 타이밍 신호는 다음의 타이밍 신호 발생회로 TG에 의해 형성된다. 타이밍 신호 발생회로 TG는 상기 대표로 되는 도시된 중요한 타이밍 신호를 형성한다.
즉, 이 타이밍 신호 발생회로 TG는 외부단자에서 공급된 어드레스 스트로브 신호
Figure kpo00086
,
Figure kpo00087
와 라이트 인에이블 신호
Figure kpo00088
를 받아서 상기 일련의 각종 타이밍 펄스를 형성한다.
또 타이밍 신호 발생회로 TG는 어드레스 버퍼 R-ADB에 의해 형성된 내부 상보 어드레스 신호
Figure kpo00089
를 받는다. 이것에 의해 타이밍 신호 발생회로 TG는 제14도(a)∼제14도(d)에 도시되어 있는 바와 같이 로우어드레스 스트로브 신호
Figure kpo00090
가 고레벨에서 저레벨로 변화되기 전에 칼럼어드레스 스트로브 신호
Figure kpo00091
와 라이트 인에이블 신호
Figure kpo00092
가 저레벨로 되면 이것에 응답해서 이 다이나믹형 RAM을 기능설절모드로하고 그때 공급되어 있는 어드레스 신호 A0, A1을 식별해서 리드 테스트 모드 또는 라이트 테스트 모드로 설정한다. 이것에 의해 타이밍 신호 발생회로 TG는 설정한 모드에 따른 각종 제어신호를 형성한다. 본 실시예와 같이 외부에서 공급되는 각종 제어신호를 조합시켜서 테스트 모드를 위한 제어신호를 형성하도록하는 방법외에, 예를 들면 특정한 테스트 제어단자를 마련하는 것으로 해도 된다.
REFC로 표시되어 있는 것은 자동 재생회로이며, 재생 어드레스 카운터등을 포함하고 있다. 이 자동재생회로 REFC는 특히 제한되지 않지만 어드레스 스트로브 신호
Figure kpo00093
,
Figure kpo00094
와 라이트 인에이블 신호
Figure kpo00095
를 받는 논리회로에 의해 로우어드레스 스트로브 신호
Figure kpo00096
를 클럭으로 하는 어드레스 카운터 회로에 의해 형성된 재생 어드레스 신호 a0'∼am'를 송출한다. 이 재생어드레스 신호 a0'∼am'는 멀티 플렉서 기능을 갖는 상기 로우어드레스 버퍼 R-ADB를 거쳐서 로우어드레스 디코더 회로 R-DCR1 및 R-DCR2에 전해진다. 그러므로 재생제어회로 REFC는 재생 모드일때 상기 어드레스 버퍼 R-ADB의 전환을 행하는 제어신호를 발생시킨다(도시하지 않음) 이것에 의해 재생어드레스 신호 a0'∼an1'에 대응된 1개의 워드선이 선택되고 그 워드선에 결합된 메모리셀의 재생동작이 실행된다(
Figure kpo00097
전
Figure kpo00098
재생).
본 실시예에서는 고속의 리드 테스트를 가능하게 하기 위해 다음과 같은 테스트회로 TST가 마련된다.
상기 상보 데이타선 DO,
Figure kpo00099
에는 게이트가 결합된 MOSFET Q54와 Q55가 마련된다. 다른 상보 데이타선에도, 예시적으로 도시되어 있는 상보 데이타선 Di,
Figure kpo00100
와 같이 MOSFET Q56, Q57이 각각 마련된다. 같은 비반전의 데이타선 DO~Di에 대응해서 마련된 MOSFET Q54, Q56은 그 드레인 및 소오스가 공통화되는 것에 의해 병렬형태로 된다. 반전의 데이타선
Figure kpo00101
0~
Figure kpo00102
i에 대응해서 마련된 MOSFET Q55와 Q57도 마찬가지로 그 드레인 및 소오스가 공통화되는 것에 의해 병렬형태로 된다. 상기 MOSFET Q54~Q57의 소오스는 공통의 소오스선 C1에 결합된다. 또 MOSFET Q54와 Q56의 드레인은 드레인선 CO에 결합되고, MOSFET Q 55와 Q57의 드레인은 드레인선
Figure kpo00103
에 결합된다. 상기 소오스선 C1 및 드레인선 CO,
Figure kpo00104
는 프리차지 MOSFET Q50~Q52를 거쳐서 각각 하프 프리차지 전압 HVC 및 전원전압 Vcc에 프리차지 된다. 그리고, 상기 소오스선 C1은 센스증폭기 SA 가 증폭동작을 개시한 후에 발생되는 리드 테스트를 위한 제어신호(타이밍 신호) RG에 따라서 ON 상태로 되는 MOSFET Q53에 의해 저레벨로 인출된다.
상기 드레인선 CO,
Figure kpo00105
의 신호는 배타적 논리합 회로 등으로 되는 일치/불일치 회로 EX에 공급되고, 이 일치, 불일치 회로 EX에서 판정출력 PSR이 출력된다.
제6도에는 상기 일치/불일치회로 EX의 구체적인 1실시예의 회로도가 도시되어 있다.
P찬넬 MOSFET Q27와 Q73, N찬넬 MOSFET Q74와 Q75는 직렬 형태로 접속된다. 마찬가지로 P찬넬 MOSFET Q76과 Q77, N찬넬 MOSFET Q78과 Q79도 직렬 형태로 접속된다. 상기 P찬넬 MOSFET Q72와 N찬넬 MOSFET Q75의 게이트에는 상기 드레인선 CO의 신호가 공급된다. 다른 직렬회로의 같은 P찬넬 MOSFET Q76과 N찬넬 MOSFET Q79의 게이트에는 상기 드레인선 CO의 신호가 인버터회로 IV4에 의해 반전되어서 공급된다.
상기 P찬넬 MOSFET Q73과 다른 직렬회로의 N찬넬 MOSFET Q78의 게이트, N찬넬 MOSFET Q74와 다른 직렬 회로의 P찬넬 MOSFET Q77의 게이트가 서로 교차로 접속되어 상기 MOSFET Q74와 Q77의 게이트에는 상기 드레인선
Figure kpo00106
의 신호가 공급되고, 다른 MOSFET Q73과 Q78의 게이트에는 상기 드레인선
Figure kpo00107
의 신호가 인버터회로 IV3에 의해 반전되어 공급된다. 상기 인버터 회로 IV3과 IV4를 생략해서 상기 2개의 드레인선 CO,
Figure kpo00108
의 신호를 대응하는 MOSFET의 게이트에 직접 공급하는 것이라도 된다.
상기 MOSFET Q73과 Q74의 접속점 및 MOSFET Q77과 Q78의 접속점은 공통접속되어서 이 일치/불일치회로 EX의 출력단자로 된다.
본 실시예에 있어서는 상기 드레인선 CO,
Figure kpo00109
의 신호가 모두 고레벨로 일치했다면 N 찬넬 MOSFET Q74와 Q75가 ON 상태로 되어 출력신호 PSR을 저레벨의 일치 신호로 한다. 반대로 상기 드레인선 CO와
Figure kpo00110
의 신호가 모두 저레벨로 일치했다면 다른 직렬회로의 N찬넬 MOSFET Q78과 Q79가 상태로 되어 상기와 마찬가지로 저레벨의 출력 신호 PSR을 형성한다.
상기 드레인선 CO와
Figure kpo00111
의 한쪽이 고레벨이고 다른쪽이 저레벨이면, P찬넬 MOSFET Q72와 Q73 또는 다른 쪽 직렬회로의 P찬넬 MOSFET Q76과 Q77이 ON 상태로 되어 출력신호 PSR이 고레벨의 불일치 신호로 된다.
다음 설명에서 알 수 있는 바와 같이 여기에서 말하는 일치/불일치 신호는 리드 테스트에 있어서의 상보 데이타선의 신호와 미리 라이트된 데이타의 일치/불일치와는 반대 관계로 되는 것에 주의하기 바란다.
본 발명 실시예에서는 고속의 리드 테스트의 개시에 앞서서 모든 메모리셀에 같은 기억정보가 라이트된다. 이 라이트 동작은 예를 들면 1비트의 단위로 라이트 동작읕 행하는 것 이외에 상술한 바와 같이 1개의 워드선에 결합되는 모든 메모리셀에 동시 라이트를 행하는 것. 또는 그 동시에 라이트 상태에서 센스증폭기를 동작상태로 두고 재생 모드에서의 어드레스 진행동작을 이용해서 워드선을 차례 차례 전환하는 것에 의해 고속으로 모든 비트에 같은 기억 정보를 라이트하는 방법등을 사용할 수 있다. 이러한 동시 라이트는 우선 제14(a)~제14(d)를 사용해서 기술한 모드를 사용해서 설정할 수 있다. 이 경우 외부단자 Din에서 고레벨(논리1)을 라이트하는 것으로 하면 비반전의 데이타선 DO~Di에 결합된 메모리셀의 정보기억용 커패시터 Cs에는, 예를 들면 고레벨이 축적되고, 반전의 테이타 선
Figure kpo00112
0~
Figure kpo00113
i 결합된 메모리셀의 정보기억용 커패시터 Cs에는 저레벨이 축적된다.
다음에 고속의 리드 테스트 모드로 해서 1개의 워드선을 선택하면 그것에 결합된 메모리셀의 기억정보가 상보데이타선 DO,
Figure kpo00114
0~Di,
Figure kpo00115
i의 한쪽에 나타나고, 센스증폭기 SA의 증폭동작에 의해 상기 상보데이타선 DO,
Figure kpo00116
0~Di,
Figure kpo00117
i는 고레벨/저레벨로 된다.
이와같은 리드동작을 행하기 전의 칩비선택기간에 상보 데이타선 DO,
Figure kpo00118
0∼Di,
Figure kpo00119
i는 하프 프리차지 되어 있고, 테스트 회로 TST의 드레인선 CO,
Figure kpo00120
는 프리차지 MOSFET Q50과 Q52에 의해 전원전압 Vcc와 같은 고레벨로 프리차지 되고, 소오스선 C1은 프리차지 MOSFET Q51에 의해 하프 프리차지 전압 HVC로 되어 있다.
따라서, 테스트회로 TST를 구성하는 상기 MOSFET Q54∼Q57은 상기 그 게이트와 소오스가 같은 전위로 되어 모두 OFF 상태로 된다. 이와같이 하는 것에 의해 드레인선 CO,
Figure kpo00121
의 프리차지를 확실하게 행할 수 있다.
상기 센스증폭기 SA의 증폭 동작에 의해, 예를 들면 비반전의 데이타선 DO∼Di의 각각이 고레벨이고, 반전의 데이타선
Figure kpo00122
0∼
Figure kpo00123
i의 각각 이 저레벨이면 MOSFET Q54와 Q56이 ON 상태로, MOSFET Q55와 Q57은 OFF 상태로 된다. 따라서 리드 테스트 모드에 있어서 상기 센스 증폭기 SA가 증폭 동작을 개시한 후에 발생하는 타이밍 신호 RG에 의해 MOSFET Q53이 ON 상태로 되면 소오스선 C1이 저레벨로 인출되므로 드레인선 CO가 저레벨로 되고, 다른쪽의 드레인선
Figure kpo00124
는 고레벨을 유지한다. 이것에 의해 일치/불일치회로 EX는 그 출력 PSR을 고레벨의 불일치신호로 한다. 이것은 상기 일치/불일치회로 EX에서 본 불일치신호이며, 상기와 같이 불일치로 되는 것은 상기 워드선에 결합된 메모리셀에서 리드신호가 모든 비트에 일치한 것을 의미한다. 즉 미리 라이트한 정보와 리드테스트 모드에서 리드된 정보가 모든 비트에 걸쳐서 일치한 것을 의미한다. 이것에 대해서 상기 1쌍의 상보 데이타선 중 반전의 데이타선
Figure kpo00125
0∼
Figure kpo00126
i의 어느 1개라도 고레벨로 된 것이 존재하는 경우, 그 반전 데이타선에 대응해서 마련된 MOSFET가 ON 상태로 된다. 이것에 의해 반전 데이타에 대응한 드레인선
Figure kpo00127
도 저레벨로 인출된다.
이 때문에 일치/불일치회로 EX는 그 출력 PSR을 저레벨의 일치신호로 한다. 이것에 의해 상기 워드선에 결합된 메모리셀의 기억정보 중 잘못 리드된 것이 존재하는 것을 검출할 수 있는 것이다. 즉 미리 라이트한 정보 리드 테스트 모드에서 리드된 정보가 일치하지 않은 메모리셀이 존재하는 것을 검출할 수 있다. 이와 같은 검출신호 PSR은 메인 증폭기 MA의 출력부에 마련되는 멀티플렉서 MPX를 통해서 데이타 출력버퍼 DOB에 전해져 외부단자 Dout에서 고레벨/저레벨의 신호로써 출력한다. 이와 같이 테스트 결과를 고레벨/저레벨로 출력하는 것에 의해 RAM을 프린트 기판등의 내장 기판에 탑재한 상태에서 그 리드 테스트를 행할 수 있다.
본 실시예에 있어서는 제14도(a)에 도시한 바와 같이 스트로브 신호
Figure kpo00128
를 클럭 동작시키는 것에 의해 상술한 재생동작시와 마찬가지로 어드레스 진행동작(재생 어드레스 신호 a0'∼am의 진행동작)을 행할 수 있다. 이것을 이용해서 워드선이 차례로 전환되도로 더 고속으로 리드 테스트를 행할 수 있다.
제5도에는 상기 메인증폭기 MA내에 마련된 멀티플렉서 MPX의 1실시예의 회로도가 도시되어 있다.
본 실시예에서는 반전의 공통 데이타선
Figure kpo00129
에 대응된 메인증폭기 MA(도시하기 않음)의 출력신호
Figure kpo00130
와 반전의 검출신호 PSR에 대응된 단위회로가 도시되어 있다.
상기 반전의 공통 데이타선
Figure kpo00131
에 대응된 출력신호
Figure kpo00132
는 P찬넬 MOSFET Q68과 N찬넬 MOSFET Q7의 게이트에 공통으로 공급된다. 상기 MOSFET Q68과 Q71 사이에는 P찬넬 MOSFET Q69와 N찬넬 MOSFET Q70이 직렬 형태로 마련된다. 상기 MOSFET Q69의 게이트에는 리드 테스트 모드를 위한 제어신호(전환제어신호) FS가 공급되고, MOSFET Q70의 게이트에는 상기 제어신호 FS가 인버터회로 IV2를 통해서 반전되어 공급된다.
상기 반전의 검출신호 PSR는 상기 테스트회로 TST내에 마련된 도시되지 않은 인버터회로에 의해 상기 검출회로 PSR로 형성된다. 이 검출신호 PSR은 P찬넬 MOSFET Q64와 N찬넬 MOSFET Q67의 게이트에 공통으로 공급된다.
상기 MOSFET Q64와 Q67 사이에는 P찬넬 MOSFET Q65와 N찬넬 MOSFET Q66이 직렬 형태로 마련된다. 상기 MOSFET Q66의 게이트에는 상기 전환제어신호 FS가 공급되고, MOSFET Q65의 게이트에는 상기 제어신호 FS가 인버터회로 IV2를 통해서 반전되어 공급된다. 그리고 상기 P찬넬형 스위치 MOSFETQ65, Q69와 N찬넬형의 스위치 MOSFET Q66과 Q70의 각각의 접속점이 공통 접속되어 상기 출력노드 MO로 된다.
예를 들면 통상의 동작모드에 있어서 제어신호 FS는 저레벨로 된다. 그러므로 상기 메인증폭기 MA의 출력 신호
Figure kpo00133
에 대응된 P찬넬 MOSFET Q69와 N찬넬 MOSFET Q70이 ON 상태로 되어 상기 출력신호
Figure kpo00134
를 반전해서 출력노드 MO로 전달한다. 이것에 대해서 리드 테스트 모드로 설정되면 상기 제어신호 FS는 고레벨로 된다. 그러므로 상기 검출신호
Figure kpo00135
에 대응된 P찬넬 MOSFET Q65와 N찬넬 MOSFET Q66이 ON 상태로 되어 상기 검출신호
Figure kpo00136
를 반전해서 출력노드 MO로 전달한다. 같은 단위회로가 하나 더 마련되고, 이 단위회로에 의해 상기 메인증폭기 MA에서 출력되는 비반전의 신호 CD와 상기 검출신호 PSR에 대응한 신호의 전환동작이 행하여진다. 이 때문에 상술한 바와 같이 상기 반전의 검출신호
Figure kpo00137
는도시하지 않은 인버터회로에 의해 형성된다.
제2도에는 본 발명의 제2실시예의 주요부회로가 도시되어 있다.
본 실시예에서는 상기 테스트회로 TST를 구성하는 MOSFET의 접속형식의 제1도의 그것과는 다르다. 그러나 다른 구성은 제1도와 같다.
본 실시예의 테스트회로 TST에서는 상기 상보 데이타선 DO,
Figure kpo00138
에 게이트가 결합된 MOSFET Q54와 Q55가 마련된다. 다른 상보 데이타선도 예시적으로 도시되어 있는 상보 데이타선 Di,
Figure kpo00139
i와 같이 MOSFET Q56, Q57이 각각 마련된다. 같은 비반전의 데이타선 DO∼Di에 대응해서 마련되는 MOSFET Q54와 Q56등은 서로 직렬 형태로 접속된다. 반전의 데이타선
Figure kpo00140
O∼
Figure kpo00141
i에 대응해서 마련되는 MOSFET Q55D와 Q57등도 서로 직렬 형태로 접속된다. MOSFET Q54, Q55의 소오스는 회로의 접지전위에 결합되고, MOSFET Q56, Q55의 드레인에는 프리차지 MOSFET Q50, Q52가 마련된다. 그리고 상기 MOSFET Q56과 Q57의 드레인 출력은 상술한 일치/불일치로 EX에 공급된다.
이 구성에서는 상술한 것과 마찬가지 방법으로 미리 라이트 동작이 행하여진다. 그 후 1개의 워드선이 선택되고 센스증폭기 SA의 증폭동작에 의해, 예를 들면 비반전의 데이타선 DO∼Di의 각각이 고레벨이면 MOSFET Q54∼Q56의 직렬패스 CO를 통해서 디스차기가 행하여지므로 저레벨의 출력신호를 얻을 수 있다. 그리고 어느것인가 1개라도 잘못된 리드신호 정보를 송출하는 메모리셀이 존재하는 경우 서로 직렬형태로 된 여러개의 MOSFET Q54, Q56중 이 메모리셀에 따른 비반전의 데이타선에 대응한 곳의 MOSFET가 OFF 상태로 된다. 이 결과 상기 형성되어야할 디스차지 전류 경로가 차단되므로 MOSFET Q56의 드레인 출력도 고레벨의 프리차지 레벨로 된다. 이것에 의해 일치/불일치회로 EX는 출력신호 PSR을 일치검출의 저레벨로 하므로 리드 정보에 불량이 있는 메모리셀이 존재하는 것을 알 수 있다.
이 구성에서는 MOSFET가 서로 직렬 형태로 접속되는 것이므로 그 배치를 고밀도로 설정할 수 있다. 또 상보 데이타선의 수에 따라서 직렬 형태로 되는 MOSFET의 수가 많아지고, 상술한 디스차지에 필요로하는 시간이 길어져 리드의 판정이 늦어지는 경우 상술한 서로 직렬 접속되는 MOSFET의 직렬회로를 여러조로 분할해도 된다. 이 경우 분할된 각각의 직렬회로에 대응해서 프리차지회로와 일치/불일치회로가 마련되고, 일치/불일치회로의 출력을 AND 게이트 회로를 통해서 테스트회로 TST의 출력신호를 얻도록 하면 된다.
제3도에는 본 발명의 제3실시예의 주요부 회로도가 도시되어 있다.
상기와 같이 리드 테스트를 위해 상보 데이타선에 MOSFET의 게이트를 접속하는 구성에 있어서는 MOSFET의 드레인에서 그 MOSFET가 결합된 데이타선에서의 신호에 따른 신호가 얻어진다. 이것에서 착안한 본 실시예는 테스트 기능과 고속 리드 기능을 모두 갖게 된다. 본 실시예의 다이나믹형 RAM은 상기 제1도에 도시된 다이나믹형 RAM과 거의 같게 구성되어 있다. 이하 상술한 실시예와 다른 부분을 주로 설명한다. 본 실시예에 있어서는 상기 상보 데이타선 DO,
Figure kpo00142
에 게이트가 결합되는 MOSFET Q61, Q60의 소오스가 접지전위 Vss에 결합된다. 그리고 상기 MOSFET Q61, Q60의 드래인은 리드용 칼럼스위치를 구성하는 스위치용 MOSFET Q63 및 Q62를 거쳐서 리드용 공통 상보 데이타선
Figure kpo00143
, RCD에 접속된다. 이 경우 상기 MOSFET Q60과 Q61은 반전 증폭동작을 행하므로 비반전의 데이타선 DO에 대응된 MOSFET Q61의 드레인 출력은 칼럼 스위치 MOSFET Q63을 통해서 반전의 리드용 공통 데이타선
Figure kpo00144
에 결합되고, 반전의 데이타선
Figure kpo00145
O에 대응된 MOSFET Q60의 드레인 출력은 칼럼 스위치 MOSFTT Q62를 통해서 비반전의 리드용 공통 데이타선 RCD에 결합된다.
이 리드용 공통 상보 데이타선 RCD,
Figure kpo00146
는 상기 일치/불일치회로 EX의 입력과 메인증폭기 MA의 입력에 전하여진다. 또 상기 일치/불일치회로 EX의 입력노드와 공통상보 데이타선 RCD,
Figure kpo00147
사이에 스위치 MOSFET를 마련해서 리드 테스트시에만 상기 리드용 공통 상보 데이타선 RCD,
Figure kpo00148
의 신호가 상기 일치/불일치회로 EX에 전하여지도록 해도 된다.
본 실시예에서는 리드용 공통 상보 데이타선 RCD,
Figure kpo00149
와는 달리 라이트용 공통 상보 데이타선 WCD,
Figure kpo00150
가 독립해서 마련되고, 칼럼 스위치 MOSFET Q42, Q43을 거쳐서 상기 상보 데이타선 DO,
Figure kpo00151
O에 결합된다. 이 구성은 상기 제1도 또는 제2도를 사용해서 기술한 것의 공통 상보 데이타선 CD,
Figure kpo00152
, 칼럼스위치회로와 마찬가지로 구성으로 된다. 상기 라이트용 공통 상보 데이타선 WCD,는 데이타 입력버퍼 DIB의 출력단자에 결합된다.
상기와 같이 리드용 및 라이트용 칼럼스위치가 마련되는 것에 대응해서 칼럼 디코더 C-DCR은 1쌍의 상보 데이타선 DO,
Figure kpo00154
O 등에 대응해서 리드용 칼럼 선택선 RYS와 라이트용 칼럼 선택선 WYS를 갖게 된다. 그리고 1개의 워드선의 라이트와 리드 테스트를 행하기 위해 상기 칼럼 디코더 C-DCR은 모든 칼럼스위치 선택선 RYS 및 WYS를 동시에 선택하기 하는 기능이 부가된다. 이 동시 선택 기능은 상기 제어신호 FS에 의해 행하여진다. 예를 들면 칼럼 디코더 C-DCR의 각 출력부에 OR 게이트 회로로 되는 출력회로를 마련하여 각 OR 게이트회로의 한쪽 입력노드에 상기 칼럼 디코더 C-DCR의 대응하는 선택신호가 공급되고 다른쪽 입력노드에 상기 제어신호 FS가 공급된다. 이것에 의해, 예를 들면 상기 신호 FS가 고레벨로 되는 것에 의해 어드레스 신호 AO~An에 대응한 디코디의 출력신호(디코더신호)와는 관계없이 디코더 C-DCR의 모든 출력이 고레벨의 선택상태로 된다.
통상의 리드 동작 모드에 있어서는 상기 제어신호 FS가 저레벨로 된다. 이에 의해, 칼럼디코더 C-DCR은 공급된 칼럼계의 어드레스 신호 AO∼An을 해독해서 데이타선 선택 타이밍신호
Figure kpo00155
y에 동기해서 1개의 칼럼 선택선 RYS를 선택상태로 한다. 이 경우 상기 타이밍 신호
Figure kpo00156
y를 제1도 또는 제2도에 도시된 실시예의 그것보다 빠른 타이밍으로 발생시킬 수 있다. 즉, 센스증폭기 SA의 증폭동작의 완료를 기다릴 것 없이 칼럼계의 어드레스 신호 AO∼An의 입력에 따라서 상기 타이밍신호
Figure kpo00157
y를 발생할 수 있다. 이와 같이 칼럼계의 선택동작을 빠르게 해도 상기 상보 데이타선 DO,
Figure kpo00158
O등과 상기 리드용 공통 상보 데이타선 RCD,
Figure kpo00159
는 증폭용 MOSFET Q60, Q61등에 의해 전기적으로 분리되어 있으므로 문제 없다. 그리고 상기 센스증폭기 SA의 증폭동작에 따른 상보 데이타선 DO,
Figure kpo00160
등의 신호(전위)는 상기 MOSFET Q60, Q61등에 의해 더욱 증폭되어서 상기 리드용 공통 상보 데이타선 RCD,
Figure kpo00161
에 전달된다. 이것에 의해 고속 리드가 가능하게 된다.
한편 고속의 리드 테스트 모드에 있어서는 상기 제어신호 FS가 고레벨로 되는 것에 의해 리드용 칼럼선택선이 모두 선택 상태로 된다. 그러므로 상기 증폭 MOSFET로써 작용했던 MOSFET Q60, Q61등은 칼럼스위치 MOSFET Q62, Q63등에 의해 서로 병렬형태로 접속된다. 즉, 반전 데이타선
Figure kpo00162
O∼
Figure kpo00163
n에 대응한 증폭 MOSFET가 대응하는 칼럼 스위치용 MOSFET를 거쳐서 서로 병렬 접속되고, 비반전 데이타선 DO∼Dn에 대응한 증폭 MOSFET가 대응하는 칼럼 스위치용 MOSFET를 거쳐서 서로 병렬 접속된다. 이것에 의해 동시에 선택되고, 리드용 공통 상보 데이타선 RCD,
Figure kpo00164
에 동시에 결합되는 여러개의 메모리셀에 미리 같은 정보가 라이트되어 있는 경우 메모리셀등에 결합이 없으면, 공통 데이타선 RCD,
Figure kpo00165
의 한쪽은 고레벨 HVC로, 다른쪽은 저레벨 Vss로 되어 불일치신호가 상기 일치/불일치회로 EX에서 출력된다. 이것에 대해서 동시에 선택되는 메모리셀 중에 결합이 있는 메모리셀등이 있었던 경우, 그 메모리셀에 대응한 1쌍의 상보 데이타선 사이에서 레벨이 반전한다. 그러므로 고레벨로 유지되어야할 한쪽의 공통 데이타선 RCD 또는
Figure kpo00166
가 저레벨로 된다.
그 결과 일치/불일치로 EX의 출력신호 PSR이 저레벨의 일치신호(리드 에러)를 형성하게 된다.
동시에 선택되는 메모리셀에 같은 정보를 라이트한다는 것은 센스증폭기에 의한 증폭 동작이 행하여졌을 때 각 메모리 셀에 대응한 반전 데이타선
Figure kpo00167
O∼
Figure kpo00168
n의 각각이 서로 같은 논리 전위릍 구하고, 비반전 데이타선 DO∼Dn의 각각이 서로 같은 논리 전위를 취하는 정보를 각각 메모리셀에 라이트하는 것을 의미한다는 것에 주의하기 바란다.
또 통상의 라이트 모드에서는 칼럼 디코더 C-DCR을 라이트용 칼럼 선택선 WYS를 산택한다. 이것에 의해 라이트용 공통 상보 데이타선 WCD,
Figure kpo00169
에 공급된 라이트 신호는 여러개의 칼럼스위치 MOSFET중 선택 레벨로 선택된 칼럼 선택된 WYS에 의해 ON 상태로 된 칼럼 스위치 MOSFET를 거쳐서 상보 데이타선에 전해져서 선택된 메모리셀에 라이트된다. 고속의 라이트 모드에서는 모든 칼럼 선택된 WYS가 선택된 상태도 되고, 상기 공통 상보 데이타선 WCD,
Figure kpo00170
에 공급된 라이트 신호는 모두 상보 데이타선에 전하여져 1워드선에 상당하는 여러개의 메모리셀에 동시 라이트가 가능하게 된다. 이 때 모든 상보 데이타선은 구동하기 위해 상기 데이타 입력 버퍼 DIB는 비교적 큰 전류 구동 능력을 갖게 된다. 다음에는 센스증폭기 SA를 동작 상태로 하고, 예를 들면 재생동작에서의 어드레스 진행동작을 이용해서 모든 워드선ㅇ르 차례로 전환해서 선택하는 깃에 의해 모든 메모리셀에 같은 기억 정보를 라이트할 수 있다.
본 실시예에 있어서 리드용 공통 상보 데이타선 RCD,
Figure kpo00171
에는 프리차지 제어신호
Figure kpo00172
pc에 의해 스위치제어되는 MOSFET Q50, Q52를 거쳐서 상술한 하프 프리차지 전압 HVC가 인가된다. 이것에 의해 통상의 리드 동작 및 리드 테스트 모드가 개시되기 전에 각각의 공통 데이타선 RCD,
Figure kpo00173
는 하프 프리차지 전압 HVC에 프리차지 된다. 물론 하프 프리차지 전압 HVC 대신에 전원전압 Vcc를 사용해도 된다.
또 본 실시예에 있어서 칼럼 디코더 C-DCR은 리드, 라이트 제어신호
Figure kpo00174
rw를 받고, 리드 동작(리드 테스트 모드를 포함한다)일 때 칼럼 선택선 RYS에 선택신호가 공급되고 라이트 동작(고속의 라이트 모드를 포함한다)일 때 칼럼 선택선 WYS에 선택신호가 공급되도록 되어 있다. 이것을 실현하기 위해시는, 예를 들면 상기 칼럼 디코더 C-DCR의 각각 출력부에 마련된 OR 게이트 회로의 출력노드와 칼럼선택선 WYS사이에 스위치를 마련하고, 같은 출력노드와 칼럼 선택선 RYS 사이에도 스위치를 마련하여 이들 스위치가 상기 제어신호
Figure kpo00175
rw에 의해 상보적으로 ON, OFF상태로 되도록 하면 된다. 물론 라이트 전용의 칼럼 디코더와 리드 전용의 칼럼 디코더를 마련하여 이들을 제어신호
Figure kpo00176
rw에 의해 상보적으로 동작시켜도 된다.
제4도에는 본 발명에 관한 다이나믹형 RAM의 4실시예의 블럭도가 도시되어 있다. 동일 도면의 각 블럭은 실제의 기하학적인 배치에 맞추어서 그려져 있다.
본 실시예의 RAM은 전체로 약 4M 비트와 같은 대기억 용량을 갖게 된다.
그러므로 메모리부는 메모리 매트 M0∼M15와 같이 16개의 메모리 매트로 구성된다. 각 메모리 매트 M0∼M15는 각각 상기 제1도 내지 제3도와 같은 메모리 어레이 MARY, 센스증폭기 SA, 프리차지회로 PC, 칼럼스위치 C-SW등으로 구성된다.
상기 메모리 매트 M0∼M15는 동일 도면에 도시되어 있는 바와 같이 M0∼M7 및 M8∼M15와 같이 상하로 분리 배치되며, 또 각각 M0∼M3, M4∼M7 및 M8∼M11, M12∼M15와 같이 좌우로 분리 배치된다.
그러므로 전체로서는 상하 좌우로 4블럭으로 분리배치된다.
이들 4개의 블럭이 각각 약 1M 비트(1024×1024)의 기억 용량을 갖고 전체로 약 4M 비트의 기억용량으로된다.
좌우로 분리된 블럭의 중앙이 칼럼디코더 C-CDR이 세로 방향으로 배치된다. 상하로 분리된 블럭의 중앙에 로우 디코더 R-DCR 및 각각의 메모리 매트에 대응해서 구동회로 R-DRV가 배치된다.
상기 메모리 매트 및 메모리 블럭의 어드레스의 할당은 예를 들면 상기 상하 분리된 메모리 매트 M0∼M7과 M8∼M15는 로우계의 어드레스 신호
Figure kpo00177
9, AX9(
Figure kpo00178
9,a9)에 의해 지정된다. 또, 좌우로 분리된 메모리 매트 M0∼M3, M8∼M11과 M14∼M17, M12∼M15는 칼럼계의 어드레스 신호
Figure kpo00179
10, AY10(
Figure kpo00180
10,a10)에 의해 지정된다. 메모리 매트 M8∼M11로 되는 메모리 블럭에 착안해서 설명하면, 메모리 매트 M8, M9와 M10, M11의 선택은 칼럼계의 어드레스 신호
Figure kpo00181
9, AY9(
Figure kpo00182
9,a9)에 의해 지정되어 행하여진다. 또, 인접하는 메모리 매트 M8과 M9의 선택은 로우계의 어드레스 신호
Figure kpo00183
10, AX10(
Figure kpo00184
10,a10)에 의해 지정되어 행하여진다. 이것은 메모리 매트 M10과 M11에 있어서도 마찬가지이다. 상기 로우계의 어드레스 신호 AX10(a10,
Figure kpo00185
10)과 칼럼계의 어드레스 신호 AY9(a9,
Figure kpo00186
9)의 2비트에 의한 어드레스의 할당은 다른 메모리 블럭에 있어서도 마찬가지이다.
그러므로 1조의 로우기의 어드레스 신호가 확정되었을때 동일 도면에 있어서 점선을 기입한 4개의 메모리 매트 M0, M2, M4 및 M6의 각 워드선이 선택상태로 된다. 따라서 고속의 리드 테스트를 행할 때 상기 4개의 메모리 매트의 각각에 마련되는 테스트 회로의 일치/불일치회로(도시하지 않음)의 출력신호 PSR은 AND 게이트 회로 G1에 입력되고, 상기 4개의 메모리 매트의 어느 것에도 리드 에러가 없을때 고레벨의 신호가 출력된다. 마찬가지로 동시에 워드선이 선택상태로 되는 메모리 매트 M1, M3, M5, M7의 일치/불일치회로(도시하지 않음)의 출력신호가 AND 게이트회로 G2의 입력에 공급된다. 이것은 하측에 배치된 메모리 매트 M8∼M15에서도 상기와 같은 AND 게이트 회로가 마련된다. 그리고 이들 AND 게이트 회로의 출력 신호는 OR 게이트회로 OR에 공급되고 이 OR 게이트 회로 OR의 출력은 멀티플렉서 MPX를 거쳐서 외부단자로 및 출력된다.
또 상기와 같이 동시에 4개의 메모리 매트의 워드선이 선택 상태로 되기만, 칼럼계의 최상위의 어드레스신호 AY10과 칼럼계의 어드레스 신호 AY9에 의해 그 중의 1개가 선택되어 1비트의 단위로 라이트 및 리드가 행하여진다. 즉 각 메모리 매트에는 각각 메인증폭기(도시하지 않음)가 마련되고, 각 메인증폭기의 출력신호는 선택회로 SEL에 공급된다. 이 선택회로 SEL은 어드레스 신호 AY9, AY10 및 AX8∼9에 의해 지시된 메모리 매트의 출력 신호를 선택하고, 선택된 출력신호를 멀티플렉서 MPX에 공급한다. 멀티플렉서 MPX는 상술한 제어신호 FS의 전위에 따라서 OR 게이트회로 OR 또는 선택회로 SEL의 출력신호를 도시되어 있지 않은 출력버퍼회로 DCB를 거쳐서 외부단자 Dout로 전달한다. 또 라이트에 관한 회로에 대해서는 도면이 복잡하게 되는 것을 방자하기 위해 생략하고 있다.
본 실시예와 같이 상기 4개의 메모리 매트의 워드선을 동시에 선택하는 구성에서는 RAM이 약 4M 비트의 기억 용량을 갖는 것에 관계없이 1024 사이클의 워드선의 전환에 의해 모든 비트의 리드 에러의 유무를 판정할 수 있다.
마찬가지로 상기한 고속의 라이트 동작을 실시한 경우 1024 사이클의 라이트에 의해 4M 비트에 같은 기억 정보를 라이트할 수 있다. 또 상기와 같이 4개의 메모리 매트의 워드선이 선택되는 구성에서는 마찬가지로 재생동작도 1024 사이클이 1주기로 된다.
제7도에는 본 발명의 제5실시예의 회로도가 도시되어 있다. 동일도면에는 DRAM에 있어서의 주요부가 도시되어 있고, 제8도에는 제7도에 도시된 실시예의 DRAM의 전체를 도시한 블럭도가 도시되어 있다. 본 실시예의 DRAM은 특히 제한되지 않지만 공지의 반도체 집적회로 제조 기술에 의해 1개의 반도체 기판에 형성되어 있다.
본 발명 실시예의 DRAM은, 특히 제한되지 않지만 N 찬넬형 MOSFET Q1과 축적 커패시터 Cs가 직렬접속된 1트랜지스터형의 다이나믹형 메모리셀 MC를 여러개 매트릭스 형상으로 배치해서 구성된 메모리셀 어레이 MCA를 갖는다.
메모리셀 MC는 폴디드 데이타선 방식으로 배치된 상보 비트선쌍 BL1,
Figure kpo00187
∼BLn,
Figure kpo00188
각각에 1개 걸려서 같은 수씩 데이타 입출력단자를 거쳐서 결합되고 각 메모리셀 MC의 선택단자(MOSFET Q1의 게이트 전극)는 각각에 대응하는 행의 워드선 W1∼Wn에 결합되어 있다.
본 실시예에 있어서 서로 같은 워드선에 선택단자가 결합된 여러개의 메모리셀 MC는 제7도와 같이 반전의 비트선
Figure kpo00189
∼
Figure kpo00190
(또는 비반전의 비트선 BL1∼BLn)에 그 입출력단자가 접속되도록 배치되어 있다.
상기 워드선 W1∼Wn의 선택은 제8도에 도시되는 로우디코더 RDEC에 의해 행하여진다. 이 로우디코더 RDEC는 로우어드레스 버퍼 RABUF에서 공급되는 여러개의 어드레스 신호를 해독해서 상기 워드선 W1∼Wn 중 그 어드레스 신호에 의해 지시된 소정의 1개의 워드선을 선택 레벨로 구동한다.
각 상보 비트선상 BL1,
Figure kpo00191
내지 BLn,
Figure kpo00192
의 한쪽 끝에는 각각 차동증폭형 센스증폭기 SA1∼SAn이 마련되어 있다. 센스증폭기의 구성등은 제1도의 실시예에 도시되어 있으므로 그 구체적인 구성은 도시하지 않는다.
제1도의 실시예와 마찬가지로 이 센스증폭기 SA1-SAn의 각각에는 도시하지 않은 파워스위치 소자가 포함되어 있다.
이들 도시하지 않은 파워스위치 소자를 위한 제어신호
Figure kpo00193
sa가 어시트 되는 것에 의해 각 센스증폭기 SA1~SAn은 증폭 동작이 가능하게 되고, 그것에 의해 비트선쌍 사이의 미소 전위차를 검출해서 그것을 증폭한다. 제8도에 있어서 센스증폭기 SA1∼SAn는 센스증폭기열 SAA로써 도시되어 있다.
한편 상기 각 비트선쌍 BL1,
Figure kpo00194
∼BLn,
Figure kpo00195
의 다른쪽 끝은 라이트용 칼럼스위치회로 WCSW를 거쳐서 라이트용 상보 공통 데이타선쌍 WCD,
Figure kpo00196
에 공통 접속되며, 또 리드용 칼럼 스위치회로 RCSW를 거쳐서 리드용 상보 데이타선쌍 RCD,
Figure kpo00197
에 공통 접속되어 있다.
상기 라이트용 칼럼스위치회로 WCSW는, 특히 제한되지 않지만 각 비트선쌍 BL1,
Figure kpo00198
∼BLn,
Figure kpo00199
와 라이트용 공통 데이타선쌍 WCD,
Figure kpo00200
를 결합하는 N찬넬형 트랜스퍼 MOSFET Q2, Q3에 의해 구성된다. 트랜스퍼 MOSFET Q2 및 Q3은 각각 비트선쌍에 대응하는 칼럼 선택신호 WCS1∼WCSn에 의해 스위치 제어된다.
상기 리드용 칼럼스위치회로 RCSW는, 특히 제한되지 않지만 입력 게이트 커패시터를 거쳐서 비트선쌍 BL1,
Figure kpo00201
∼BLn,
Figure kpo00202
를 리드용 공통 데이타선쌍 RCD,
Figure kpo00203
에 접속하는 제1스위치 소자로서의 N찬넬형 제어 MOSFET Q4, Q5와 상기 제어 MOSFET Q4, Q5를 선택적으로 회로의 접지단자 Vss에 접속가능하게 하는 제2스위치 소자로서의 N찬넬형 선택 MOSFET Q6, Q7에 의해 구성된다.
선택 MOSFET Q6, Q7은 각각 비트선쌍에 대응하는 칼럼 선택신호 RCS1∼IRCSn에 의해 스위치 제어된다.
메모리셀에서 데이타의 리드가 행하여지는 경우 상기 센스 증폭기 SA1∼SAn에 의해 비트선쌍 사이의 미소전위차가 증폭되어 해당 비트선쌍에 상보 레벨의 전하가 구어진다.
이 때 칼럼 선택신호에 의해 ON 상태로 된 선택 MOSFET Q6 및 Q7에 결합된 상기 제어 MOSFET Q4, Q5는 비트선쌍의 상보 레벨에 대응해서 스위치 동작된다. 예를 들면 비트선 BL1의 전위에 의해 제어 MOSFET Q4가 ON 상태로 되며, 또한 제어 MOSFET Q5가 비트선
Figure kpo00204
의 전위에 따라서 OFF 상태로 된다. 이것에 의해 상기 리드용 공통 데이타선 RCD가 디스차지되고, 다른쪽 리드용 공통 데이타선
Figure kpo00205
가 프리차지 레벨을 유지한다.
이때 비트선쌍과 리드용 공통 데이타선쌍 RCD,
Figure kpo00206
사이에는 제어 MOSFET Q4, Q5의 게이트 커패시터가 삽입되어 있으므로 비트선쌍에 있어서 리드용 공통 데이타선쌍 RCD,
Figure kpo00207
는 바람직하지 않은 부하를 구성하지 않는다.
따라서 센스증폭기 SA1∼SAn에 의한 증폭 동작의 확적 타이밍 이전에 선택 MOSFET Q6, Q7을 ON상태로 제어해도 리드용 공통 데이타선쌍 RCD,
Figure kpo00208
에서 센스증폭기로 바람직하지 않은 노이즈가 부여되지 않아서 리드용 공통 데이타선쌍 RCD,
Figure kpo00209
의 전위는 메모리셀에서 비트선에 리드된 데이타에 따라서 신속하게 결정된다.
또 선택 MOSFET Q6, Q7이 ON 상태로 되어도 비트선쌍과 리드용 공통데이타선쌍 RCD,
Figure kpo00210
는 제어 MOSFET Q4, Q5의 게이트 커패시터의 작용에 의해 전기적으로 직집 접속되지 않는다. 그러므로 칼럼선택신호 RCS1∼RCSn이 일괄해서 선택레벨로 구동되어도, 즉 모든 비트선장이 동시에 선택되어도 리드용 공통 데이타선쌍 RCD,
Figure kpo00211
에 레벨이 각 비트선쌍 상의 리드 데이타의 레벨에 영향을 주는 일은 없다.
상기 칼럼 선택신호 RCS1∼RCSn 및 WCS1∼WCSn은 칼럼 디코더 CDEC에서 출력된다. 이 칼럼 디코더 CDEC에는 리드 동작의 지정/비지정을 나타내는 제어신호,
Figure kpo00212
r, 라이트 동작의 지정/비지정을 나타내는 제어신호
Figure kpo00213
w 및 다음에 상세히 기술하는 초기화 모드나 테스트 모드 더 나아가서는 재생모드등의 특수모드의 설정/비설정을 나타내는 제어신호
Figure kpo00214
sp가 공급된다. 칼럼 디코더 CDEC는 상기 특수모드가 비설정으로되어 있을 때, 즉 제어신호
Figure kpo00215
sp가 네게이트 되어 있을 때 칼럼 어드레스 버퍼 CABUF에서 공급되는 칼럼어드레스 신호를 디코드해서 이 어드레스 신호에 따른 소정의 칼럼 선택신호를 선택레벨로 구동한다.
이 때 리드 동작이 지시되어 있는 경우, 즉 제어신호
Figure kpo00216
r이 어서트되어 있는 경우에는 칼럼선택신호 RCS1∼RCSn 중에서 상기 칼럼 어드레스 신호에 대응하는 소정의 1개를 선택레벨로 구동한다. 이것에 대해서 라이트 동작이 지시되어 있는 경우, 즉 제어신호
Figure kpo00217
w가 어서트 되어 있는 경우에는 칼럼 선택신호 WCS1∼WCSn 중에서 상기 칼럼 어드레스 신호에 대응하는 소정의 1개를 선택레벨로 구성된다. 한편 제어신호
Figure kpo00218
sp가 어서트 되어 있는 경우에는 칼럼디코더 CDEC의 출력은 입력의 칼럼 어드레스 신호와는 관계 없게 된다.
이 때 제어신호
Figure kpo00219
w가 어서트되면 모든 칼럼선택신호 WCS1∼WCSn이 선택레벨로 구동된다. 이것에 대해서 제어신호
Figure kpo00220
r이 어서트되면 모든 칼럼선택신호 RCS1∼RCSn이 선택 레벨로 구성된다.
여기에서 상기 초기화 모드에서는 1회의 워드선의 선택 동작에 의해 1행(1워드선)의 메모리셀에 동시에 논리 1 또는 논리 0의 데이타를 라이트해서 메모리셀 어레이 MCA의 유지데이타를 전부 논리 1 또는 논리 0에 초기화하는 동작 모드이다. 상기 테스트 모드는 초기화 모드에 의해 초기화된 메모리셀을 1행 씩 리드해서 메모리셀 어레이 MCA의 불량을 판정하기 위한 동작모드이다.
본 실시예의 DRAM에 있어서는 상기 초기화 모드나 테스트 모드등의 특수모드가 설정되지 않은 경우, 특히 제한되지 않지만 리드 또는 라이트모드와 같은 통상의 액세스 모드로 된다.
메모리셀 MC의 어드레싱은, 특히 제한되지 않지만 시분할적으로 외부에서 공급되는 로우어드레스 신호 ADDRro 및 칼럼 어드레스 신호 ADDRca에 의해 행하여지는 경우와 재생 카운터 REFCUNT에서 출력되는 어드레스 신호 ADDRref에 의해 행하여지는 경우의 두 경우로 된다.
상기 어드레스 신호 ADDRro와 상기 어드레스 신호 ADDRref는 선택적으로 로우어드레스 버퍼 RABUF에 공급된다.
이 선택이 어드레스 셀렉터 ASEL에 의해 행하여진다.
어드레스 셀렉터 ASEL에는 선택제어신호
Figure kpo00221
se1이 공급된다. 어드레스 셀렉터 ASEL은 선택제어신호
Figure kpo00222
se1이 어서트되면 어드레스 신호 ADDRro를 선택해서 출력한다. 이것에 대해서 선택제어신호
Figure kpo00223
se1이 네게이트 되었을 때에는 어드레스 신호 ADDRred를 선택해서 출력한다.
컬럼어드레스 신호 ADDRca는, 특히 제한되지 않지만 본 실시예에 있어서는 어드레스 셀렉터 ASEL에 의해 선택동작이 행하여지지 않고 칼럼어드레스 버퍼 CABUF에 공급된다.
여기에서 선택제어신호
Figure kpo00224
se1이 네게이트 되는 것은 초기화 모드나 테스트 모드 또는 재생모드등의 특수모드가 설정되는 경우로 된다. 즉, 어드레스 신호 ADDRref는 재생 어드레스로 될 뿐만 아니라 초기화 모드나 테스트 모드의 실행에 필요한 로우어드레스 신호로써도 사용된다. 상기 재생 가운터 REFCUNT는 제어신호
Figure kpo00225
ref에 응답해서 어드레스 인크리멘트 동작을 행한다. 초기화 모드 테스트 모드 또는 재생모드등의 특수모드가 설정되고 상기 제어신호
Figure kpo00226
ref가 어서트되면 상기 재생 가운티 REFCUNT는 어드레스 인크리멘트 동작을 개시한다. 재생카운터 REFCUNT에 의한 어드레스 인크리멘트 동작은 특히 제한되지 않지만 메모리셀 어레이 MCA에 포함되는 모든 워드선을 소정 사이클에서 순서대로 신택할 때까지 유지된다.
칼럼 어드레스 버퍼 CABUF는 그것에 공급되어 있는 칼럼 어드레스 신호를 입력한다. 이 입력 타이밍은 제어신호
Figure kpo00227
cas의 어서트 타이밍으로 규정된다. 한편 로우어드레스 버퍼 RABUF도 그것에 공급되어 있는 어드레스 신호를 입력한다. 이 입력 타이밍은 제어신호
Figure kpo00228
ras의 어서트 타이밍으로 규정된다.
상기 라이트용 공통 데이타선쌍 WCD,
Figure kpo00229
는 데이타 입력버퍼회로 DIBUF의 출력단자에 결합되어 있다.
상기 리드용 공통 데이타선쌍 RCD,
Figure kpo00230
및 라이트용 공통 데이타선쌍 WCD,
Figure kpo00231
는 P찬넬형 선택 MOSFET Q10, Q10 및 Q11, Q11을 거쳐서 메인증폭기 MA에 결합된다. 상기 선택 MOSFET Q10, Q10은 메모리셀에서의 데이타의 리드 동작일 때 어서트 되는 제어신호
Figure kpo00232
에 의해 ON 상태로 제어된다. 이것에 대해서 선택 MOSFET Q11, Q11은 메모리셀로의 데이타의 라이트 동작일 때 어서트되는 제어신호
Figure kpo00233
에 ON 상태로 제어된다. 이것에 의해 상기 메인 증폭기 MA는 데이타의 리드 동작일 때 메모리셀에서 리드된 데이타를 증폭한다. 한편 데이타의 라이트 동작일 때에는 데이타 입력 버퍼 DIBUF에서 공급되는 데이타를 증폭한다.
상기 메인증폭기 MA에 있어서는 메모리셀에서 리드된 데이타는 증폭되고, 증폭된 데이타는 증폭 출력단자에 공급된다. 이 증폭 출력단자는 판정회로 DCD 및 전달회로 TRS의 입력단자에 병렬로 결합된다. 이들 회로 각각의 출력 단자는 데이타 출력버퍼 DOBUF에 공통 접속되어 있다.
상기 메인증폭기 MA는 특히 제한되지 않지만 이 DRAM이 테스트 모드로 설정되어 있을 때, 즉 제어신호
Figure kpo00234
test가 어서트 되어 있을 때 리드용 공통 데이타선쌍 RCD,
Figure kpo00235
의 레벨이 서로 동상 레벨로 되어 있는 경우에는 그것에 호응해서 동상 레벨의 증폭출력은 상기 증폭 출력단자에 공급할 수 있는 회로구성으로 되어 있다. 상기 판정회로 DCD는 테스트 모드에 있어서 리드용 공통 데이타선쌍 RCD,
Figure kpo00236
의 레벨에 대해서 배타적 논리합을 취해서 그 레벨의 일치 및 불일치를 판정하고, 그 판정결과에 따른 신호를 출력한다. 판정회로 DCD에 의한 판정결과는 테스트 모드가 설정되었을 때, 즉 제어신호
Figure kpo00237
test가 어서트 된 경우에만 출력 가능하게 되고, 그 이외의 경우(제어신호
Figure kpo00238
test가 네게이트 되었을 때)에는 출력이 고임피던스 상태로 되도록 되어 있다. 상기 전달회로 TRS는 제어신호
Figure kpo00239
test가 네게이트된 경우에 입력신호를 출력단자로 전달한다.
또 제어신호
Figure kpo00240
test가 어서트된 경우 이 전달회로 TRS는 그 출력이 고임피던스 상태로 된다. 또 상기 데이타 출력 버퍼 DOUBUF는 제어신호
Figure kpo00241
r이 어서트된 경우에 동작 가능하게 되며 또 데이타 입력버퍼 DIBUF는 제어신호
Figure kpo00242
w가 어서트된 경우에 동작 가능하게 된다.
여기에서 상기 판정회로 DCD는 제1도에 도시된 바와 같이 리드용 공통 데이타선쌍 RCD,
Figure kpo00243
의 증폭레벨에 대해서 배타적 논리합을 취하는 2입력형의 배타적 논리합회로 EXOR과 배타적 논리합회로 EXOR의 출력과 상기 제어신호
Figure kpo00244
test와 논리곱을 취하는 AND 게이트회로 AND에 의해 구성되는 개념적 논리를 갖게 된다. 상기 제어 신호
Figure kpo00245
test가 네게
Figure kpo00246
츠 되었을 때 상기 판정회로 DCD의 출력이 고압피던스 상태로되도록 하기 위해서는, 예를 들면 상기 AND 게이트 회로 AND의 출력노드에 트랜스퍼 게이트 MOSFET를 마련하고, 이것을 상기 제어신호
Figure kpo00247
test로 스위치 제어하도록
하면 된다. 또는 상기 AND 게이트회로 AND를 트라이 스테이트 구성의 게이트회로에 의해 구성하면 된다.
상기 초기화 모드에 의해 초기화된 메모리셀 어레이 MCA에서 1행(1워드선)씩 메모리셀을 선택하고 그것들로 부터의 데이타를 리드해서 메모리셀 어레이 MCA의 불량을 판정하는 테스트 모드가 설정되면, 어드레스 신호 ADDRret에 의해 소정의 워드선이 선택레벨로 구동되는 것과 동시에 칼럼선택신호 RCS1∼RCSn이 일괄해서 선택레벨로 구성된다. 이것에 의해 각 비트선쌍 BL1,
Figure kpo00001
∼BLn,
Figure kpo00002
각각의 전위에 따라서 제어 MOSFET Q4 및 Q5가 스위치 동작되고 리드용 공통 데이타선상 RCD RCD 각각의 전위가 각비트선쌍의 상보 레벨에 따라서 결정된다. 이 때 비트선쌍과 리드용 공통 데이타선쌍 RCD,
Figure kpo00003
는 제어 MOSFET Q4, Q5의 게이트 커패시터의 작용에 의해 전기적으로 접속되기 않으므로 칼럼 선택신호 RCS1∼RCSn이 일괄해서 선택레벨로 구동되어도 각 비트선쌍 상의 상보적인 리드 데이터 레벨을 리드용 공통 데이타선쌍 RCD,
Figure kpo00004
의 레벨에 영향을 받지 않는다. 따라서 선택되는그 워드선에 결합된 메모리셀의 리드네이타가 초기화 레벨에 일치하고 있는 경우에는 바꾸이 말하만 돕시에 선택된 이들의 메또리빌이 정상이먼 리느용 공통 데이타선쌍 RCD,
Figure kpo00005
는 상보레벨로 구동된다.
한편 선택된 워드선에 결합된 메모리셀의 리드 데이타가 초기화 레벨로 1개라도 일치하기 않는 경우는,바꾸어 말하면 동시에 선택된 메모리셀중에 이상한 메모리넬이 1개라도 포함되어 있으면 리드용 공통 데이 타선쌍 RCD RCD는 모두 저레벨로 디스차지된다 상기 판정회로 DCD는 리드용 공통 데이타선쌍 RCD,
Figure kpo00006
에 있어서의 이와 같은 레벨의 일치 및 불일치롤 배타적 논리합에 의해 검출한다.
상기한 각 동작 모드의 설정이나 각 제어신호의 형성은 제어회로 CONT에 의해 행하여진다. 이 제어회로 CONT에는 신호로써
Figure kpo00007
(로우 어드레스 스트로브) 신호
Figure kpo00008
(칼럼 어드레스 스트로브)신호,(라이트 인에이블} 신호가 공급된다 상기 可⊂ 신호 및신호는 동작모드의 설정 또는 내부 타이밍신호를 생성하기 위한 기본적 신호로 된다
또,
Figure kpo00011
신호는 리드, 라이트 동작을 지시하는 신호로 된다. 특히 제한되지 않지만
Figure kpo00012
신호
Figure kpo00013
신호 순서로 어서트되는 경우에는 리드 또는 라이트 모드와 같은 통상의 액세스 모드로 된다. 이것에 대해서 상기 제14도(a) 내지 제14도(b)를 사용해서 기술한 바와 마찬가지로
Figure kpo00014
신호가 어서트 되기 전에
Figure kpo00015
신호가 어서트 되는 경우에는 특수모므의 설정 사이클로 된다. 본 실시예의 경우에는 칼럼 어드레스버퍼 CABUF의 출력의 일부가 제어회로 CONT에 공급되어 있고, 이 출력신호(어드레스 신호)에 따라서 가스버퍼라스재생모드, 초기화 모드 또는 테스트 모드가 선택적으로 설정된다. 이들 특수모드가 설정된 경우에는 상기한 바와 같이 외부에서 어드레스 신호를 받을 필요는 없고, DRAM에 내장되는 재생카운터 REFCUNT에서 필요한 어드레스 신호 ADDRref가 차례로 발생된다. 제어회로 CONT는 내부에 설정되는 동작모드에 따라서 상기한 각종 제어신호롤 소정의 순서로 어시트, 네게이트 한다.
다음에 상기 DRAM에 있어서의 동작을 초기화 모드와 테스트 모드를 중심으로 설명한다.
우선 DRAM에 초기화 모드가 설정되면 칼럼 디코더 CDEC는 모든 라이트용 칼럼선택신호 WCS1~WCSn을 거의 동시에 선택레벨로 해서 모든 트랜스퍼 MOSFET Q2, Q3을 ON 상태로 제어한다. 이 때 모든 센스증폭기 SA1∼SAn은 상기 제어신호
Figure kpo00016
sa에 의해 동작 가능한 상태로 되고, 이 상태에서 초기화 데이타, 예를 들면 논리 1의 데이타가 데이타 입력버퍼 DIBUF에서 라이트용 칼럼선택신호 WCSW로 공급된다. 이것에 의해 각 센스증폭기 SAl∼ISAn은 논리 1의 초기화 데이타를 래치한다.
이어서 제어신호
Figure kpo00017
rreref에 의해 어드레스 인크리멘트 동작이 지시된다. 이것에 의해 재생카운터 REFCUNT에서 차례로 워드선 W1∼Wn을 1개씩 선택하기 위한 어드레스 신호 ADDRref가 발생된다. 워드선이 차례로 선택레벨로 구동되면 선택된 워드선에 선택단자가 결합되어 있는 여러개의 메모리셀에 초기화 데이타가 라이트된다. 이와 같이 해서 메모리셀 어레이 MCA에 포함되는 모든 워드선 W1~Wn이 차례로 선택되고, 모든 워드선이 선택되는 것에 의해 모든 메모리셀에 대해서는 논리 l의 초기화 동작이 종료한다.
상기 초기화 모드후에 테스트모드가 설정되면, 초기화 모드에 의해 논리 1에 초기화된 여러개의 메모리셀을 1행(1워드선)씩 리드해서 메모리셀 어레이 MCA의 불량 판정이 가능하게 된다.
즉 테스트모드가 설정되면 제어신호
Figure kpo00018
ref에 의해 어드레스 인크리멘트 동작이 지시된다. 이것에 의해 재생카운터 REFCOLTNT에서 워드선 W1∼Wn을 1개씩 선택하기 위한 어드레스 신호 ADDRref가 발생된다. 워드선이 차례로 선택레벨로 구동되면, 선택된 워드선에 선택단자가 결합되어 있는 모든 메모리셀에서 각 비트선상 BL1,
Figure kpo00019
내지 BLn,
Figure kpo00020
에 데이타가 리드된다. 그렇게 하면 이 때 동작 가능한 상태로 제어되어 있는 각 센스증폭기 SA1~SAn은 비트선쌍 BL1,
Figure kpo00021
~ BLn,
Figure kpo00022
사이의 미소전위차틀 증폭해서 해당 비트선쌍을 상보 레벨로 구동한다. 이것에 의해 상기 제어 MOSFET Q4, Q5가 상보적으로 스위치 동작된다. 이 때 칼럼디코더 CDEC에는 어서트된 제어신호
Figure kpo00023
sp 및
Figure kpo00024
r이 공급되어 있으므로 이들 제어신호에 따라서 칼럼디코더 CDEC는 리드용 칼럼 선택 신호 RCS1∼RCSn을 일괄해서 선택레벨로 한다.
이것에 의해 모든 신택 MOSFET Q6, Q7이 ON 상태로 된다. 따라서 리드용 공통 데이타선쌍 RCD,
Figure kpo00025
는 각 비트선쌍의 상보 레벨에 따른 레벨로 된다. 예를 들면 논리 1의 데이타를 메모리셀에서 리드하는 경우로써 제어 MOSFET Q4의 게이트에 결합되는 비트선 BL1이, 예를 들면 고레벨에서 제어 MOSFET Q5의 게이트에 결합되는 비트선
Figure kpo00026
가 저레벨일 때 ON 상태의 제어 MOSFET Q4에 결합되는 리드용 공통 데이타선 RCD는 선택 MOSFET Q6을 거쳐서 저레벨로 디스차지되고 OFF 상태의 제어 MOSFET Q5에 결합되는 리드용 공통 데이타선
Figure kpo00027
는 프리차지 레벨(Vdd)로 유지된다.
이때 각 비트선쌍 BL1,
Figure kpo00028
~ BLn,
Figure kpo00029
와 리드용 공통 데이타선쌍 RCD,
Figure kpo00030
는 제어 MOSFET Q4,Q5의 게이트 커패시터의 작용에 의해 직접 전기적으로 도통되지 않으므로 칼럼선택신호 RCS1∼RCSn이 일괄해서 선택레벨로 구동되어도 각 비트선쌍 상의 상보적인 리드데이타 레벨은 리드용 공통 데이타선쌍 RCD,
Figure kpo00031
의 레벨에 영향을 받지 않는다. 따라서 이 때 선택된 1개의 소정의 워드선에 관한 모든 메모리셀의 리드 데이타가 초기화 데이타 1에 일치하고 있는 경우에는, 바꾸어 말하면 해당하는 모든 메모리셀이 징상이므로 리드용 공통 데이타선쌍 RCD,
Figure kpo00032
는 상보 레벨로 구동된다.
한편 해당 선택된 워드선에 관한 메모리셀의 리드데이타가 초기화 레벨 1에 1개라도 일치하지 않는 경우에는, 바꾸어 말하면 이상한 메모리셀이 1개라도 포함되어 있으면 리드용 공통 데이타선쌍 RCD,
Figure kpo00033
는 모두 저레벨로 디스차지된다.
리드용 공통 데이타선쌍 RCD,
Figure kpo00034
에 있어서의 이와 같은 레벨의 일치 및 불일치는 상기 판정회로 DCD에 포함되는 배타적 논리합회로 EXOR에 의해 판정된다. 즉 리드용 공통 데이타선쌍 RCD,
Figure kpo00035
가 상보 레벨로 구동되는 경우에는 배타적 논리합회로 EXOR의 출력은 고레벨로 되고, 리드용 공통 데이타선쌍 RCD,
Figure kpo00036
가 모두 저레벨로 디스차지되는 경우에는 배타적 논리합회로 EXOR의 출력은 저레벨로 된다. 이판정결과에 따른 신호는 제어 신호
Figure kpo00037
test가 어서트(고레벨)되는 것에 의해 AND 게이트회로 AND를 거쳐서 데이타 출력버퍼회로 DOBUF에 전달되어 외부로 출력된다.
이와 같이 워드선이 차례로 선택레벨로 구동되면 선택된 워드선에 선택단자가 결합되어 있는 메모리셀의 불량이 워드선 단위로 판정된다. 이것에 의해 메모리셀 어레이 MCA에 포함되는 모든 워드선 W1∼Wn을 차례로 선택하는 것에 의해 모든 메모리셀에 대해서 워드선단위로 그 불량을 판정할 수 있다.
상술한 실시예와 마찬가지로 리드용 공통 데이타선 RCD,
Figure kpo00038
에는 프리차지용 MOSFET Q12가 접속되어 있어 테스트 동작, 리드작동에 앞서 프리차지신호
Figure kpo00039
pc에 의해 전원전압(Vdd)에 프리차지된다. 제7도에는 도시되어 있지 않지만 각 비트선에도 같은 프리차지용 MOSFET가 마련되고, 워드선의 선택이 행하여지기 전에 비트선의 프리차지가 행하여진다.
제10도에는 본 발명에 관한 다이나믹 RAM의 제6실시예의 개략회로도가 도시되어 있다. 동일도면의 각회로 소자는 공지의 CMOS 집적회로의 제조기술에 의해 1개의 단결정 실리콘과 같은 반도체 기판상에 형성된다. 동일 도면에 있어서 찬넬부분(백게이트)에 화살표가 부가된 MOSFET는 P찬넬형이다.
제10도에 도시된 다이나믹형 RAM의 구성 및 동작은 제1도에 도시된 다이나믹형 RAM의 그것과 거의 같고, 같은 구성 또는 작용을 하는 부분에는 같은 기호가 붙어 있다.
그러므로 이하의 설명을 용이하게 하기 있해 제1도의 다이나믹형 RAM과 다른 부분을 주로 다음에 설명한다.
제10도와 제l도에 있어서 같은 기호가 붙여지고, 또한 다음의 설명에서 기술하지 않은 부분에 대해서는 제1도의 설명 및 그것에 관련된 상기의 설명을 참조하기 바란다.
본 실시예에 있어서는 워드선의 먼 끝쪽(디코더쪽과 반대쪽의 끝)에 마련된 리세트용 N 찬넬 MOSFET Q3∼Q41의 게이트에 리세트펄스
Figure kpo00040
pw가 공급되도록 구성되어 있다. 이 공통의 리세트펄스
Figure kpo00041
pw에 의해 이들의 MOSFET Q38∼Q41이 ON 상태로 되는 것에 의해 제1도의 다이나믹형 RAM과 마찬가지로 선택된 워드선이 그 양끝에서 접지레벨(비선택레벨)로 리세트된다. 또, 칼럼 디코더 C-DCR은 기본적으로 로우어 드레스 디코더 R-DCR2 (제1도의 설명을 참조)와 유사한 어드레스 디코더회로에 의해 구성되고, 칼럼 어드레스 버퍼 C-ADB에서 공급되는 상보 어드레스 신호 a0∼an를 해독해서 데이타선의 선택 타이밍신호
Figure kpo00042
t에 동기해서 상기 칼럼스위치 C-SW에 공급해야할 선택신호를 형성한다. 또 특히 본 실시예에 있어서는 고속 리드시험을 하기 위해 칼럼디코더 C-DCR은 테스트신호 tst 및 회로의 고레벨보다 낮은 전위로된 일정전압 VL을 받아서, 특히 제한되지 않지만 메모리 어레이 MARY 내의 상보 데이타선의 전부를 다음에 기술하는 공통 데이타선 CD,
Figure kpo00043
에 겁속되는 다중선택 동작기능이 부가되어 있다.
또, 동일도면에 있어서는 제1도와 마찬가지로 로우어드레스버퍼 R-ADB와 컬럼 어드레스 버퍼 C-ADB를 합쳐서 어드레스버퍼 R, C-ADB와 같이 표시되어 있다.
상기 공통 상보 데이타선 CD,
Figure kpo00044
사이에는 제1도에서 기술한 프리차지회로와 마찬가지의 프리차지회로를 구성하는 N찬넬형의 프리차자 MOSFET Q44가 마련되어 있다. 이 공통 상보데이타선 CD,
Figure kpo00045
에는제1도에서 상세히 기술한 단위의 센스증폭기 USA와 같은 회로구성의 메인증폭기 MA의 l쌍의 입출력노드가 결합되어 있다. 또 상기 공통 상보 데이타선 CD,
Figure kpo00046
는 특히 제한되지 않지만, 테스트회로 TST의 입력단자에도 결합되어 있다. 동일도면에서는 상기 메인증폭기 MA와 테스트회로 TST가 같은 회로 블럭 MA/TST로써 표시되고 있다. 이 회로 블럭 MA/TST의 공통의 출력노드 MO,
Figure kpo00047
는 데이타 출력버퍼 DOB를 거쳐서 외부단자 Dout에 결합되어 있다. 통상의 동작에 있어서의 리드동작이면 데이타 출력버퍼 DOB는 그 타이밍신호
Figure kpo00048
rw에 의해 동작 상태로 되고, 이 때 동작상태로 되어 있는 메인 증폭기 MA의 출력신호를 증폭해서 외부단자 Dout에서 송출한다. 또, 다음에 기술하는 시험모드이면 상기 테스트 회로 TST가 동작상태로 되어 양/불량 결과가 데이타 출력 버퍼 DOB를 통해서 외부단자에서 출력된다. 또 통상의 동작모드에 있어서의 라이트 동작이면 상기 타이밍신호
Figure kpo00049
rw에 의해 데이타 출력버퍼 DOB의 출력 Dout은 고임피던스 상태로 된다.
상기 공통 상보 데이타선 CD,
Figure kpo00050
는 데이타 입력버퍼 DIB의 출력단자에 결합된다. 라이트 동작이면 데이타 입력버퍼 DIB는 그 타이밍신호
Figure kpo00051
rw에 의해 동작상태로 되고, 외부단자 Din에서 공급되는 라이트신호에 따른 상보 라이트신호를 상기 공통 상보데이타선 CD,
Figure kpo00052
에 전달한다. 이것에 의해 선택된 메모리셀로의 라이트가 행하여진다.
또 리드동작이면 상기 타이밍 신호
Figure kpo00053
rw에 의해 데이타 입력 버퍼 DIB의 출력은 고임피던스 상태로 된다. 또 다음에 기술하는 바와 같은 리드시험에 대응시키기 위해 특히 제한되지 않지만, 제1도의 실시예에서 기술한 바와 같이 상기 데이타 입력버퍼 DIB는 여러개의 상보 데이타선을 구동할 수 있는 큰 전류 구동능력을 갖게 된다. 즉, 상보 데이타선을 다중선택해서 같은 라이트신호를 1개의 워드선에 결합된 모든 메모리셀에 동시에 라이트 가능하게 하는 기능이 부가된다. 이와 같은 동시에 라이트 기능의 상세한 것에 관해서는 제1도에서 기술한 본 출원 출원인의 선출원을 이용할 수 있다.
본 실시예의 다이나믹형 RAM을 동작시키기 위한 각종 타이밍신호는 다음의 타이밍신호 발생회로 TG에 의해 형성된다. 동일 도면에 도시된 타이밍 신호 발생회로 TG는 동일 도면에 대표로 도시된 중요한 타이밍 신호를 형성한다. 이 타이밍신호 발생회로 TG 제1도에서 기술한 타이밍신호 발생회로와 달리 외부단자에서 공급된 어드레스 스트로브 신호
Figure kpo00054
및
Figure kpo00055
와 라이트 인에이블 신호
Figure kpo00056
및 테스트신호 TE를 받아서 동일 도면에 도시되어 있는 바와 같은 일련의 각종 타이밍 펄스를 형성한다.
타이밍신호 발생회로 TG는 테스트용 외부단자에 인가되는 테스트신호 TE가 고레벨로 되면 테스트모드로 판정해서 상기 메인증폭기 MA를 비동작 상태로 해서 테스트회로 TST를 동작상태로 한다. 또 칼럼디코더 C-LCR은 내부의 테스트신호 tst에 따라서 메모리 어레이 MARY의 칼럼스위치를 구성하는 여러개의 여러개의 MOSFET의 모두에 일정 전압 VL에 따른 레벨을 공급하여 실질적으로 모든 컬럼 스위치를 선택형태로 한다. 즉, 칼럼스위치를 구성하는 MOSFET의 게이트에 일정전압 VL에 따른 레벨이 공급된다.
테스트모드가 지정되면 이것에 따라서 타이밍신호 발생회로 TG는 고레벨의 내부 테스트신호 tst와 고레벨의 타이밍 신호
Figure kpo00057
t를 형성한다.
REFC로 표시되어 있는 것은 자동 재생회로이며 재생 어드레스 카운터등을 포함하고 있다. 이 자동재생회로 REFC는 특히 제한되지 않지만 어드레스 스트로브 신호
Figure kpo00058
와
Figure kpo00059
를 받는 논리회로에 의해 로우어드레스 스트로브 신호
Figure kpo00060
가 저레벨로 되기 전에 칼럼 어드레스 스트로브 신호
Figure kpo00061
가 저레벨로 되었을때 그것을 재생모드로써 판정하고, 상기 로우어드레스 스트로브 신호
Figure kpo00062
를 클럭으로 하는 어드레스 카운터회로에 의해 재생 어드레스 신호 a0'∼am'를 형성하여 이것을 송출한다. 이 재생 어드레스 신호 a0'∼am'는 멀티플렉서 기능을 갖는 상기 로우어드레스 버퍼 R-ADB를 거쳐서 로우어드레스 디코더회로 R-DCR1 및 R-DCR2에 전하여진다. 이 때문에 재생제어회로 REFC는 재생모드 일때 상기 어드레스 버퍼 R-ADB에서 상기 재생 어드레스 신호 a0'∼am'에 따른 상보 어드레스 신호가 출력되도록 상기 어드레스버퍼 R-ADB의 전환을 행하는 제어신호를 발생한다(도시하지 않음). 이것을 의해 메모리 어레이 MARY내의 여러개의 워드선에서 재생 어드레스 신호 a0'∼am'에 대응되는 1개의 워드선이 선택되어 재생동작이 실행된다(
Figure kpo00063
전
Figure kpo00064
재생).
제l0도의 실시예에는 제1도에서 기술한 바와 같은 MOSFET Q45, Q46 및 백 전압 HVC(Vcc/2)가 마련되어 있자 않지만 물론 동작의 안정화등을 도모하기 위해 마련해도 좋다.
제11도에는 상기 칼럼 디코더 C-DCR의 1실시예의 회로도가 도시되어 있다. 칼럼디코더 C-DCR은 여러개의 단위회로에 의해 구성되어 있다. 동일 도면에 이들 단위회로의 1개에 대해서 1실시예의 회로도가 도시되어 있다.
칼럼스위치 C-SW는 여러쌍의 칼럼스위치 MOSFET에 의해 구성된다. 그러므로 1쌍의 칼럼스위치 MOSFET(예를 들면 제10도 Q42, Q43)를 단위 칼럼스위치 회로로 간주할 수 있다. 본 실시예에 있어서는 이단위 칼럼 스위치회로에 대응한 칼럼 디코더 부분을 상술한 단위 회로로 하고 있다.
1쌍의 칼럼스위치 MOSFET(단위 칼럼 스위치회로)에 대용되는 단위의 칼럼 디코더 C-DCR은 다음의 회로에 의해 구성된다.
특히 제한되기 않지만, NMAD 게이트회로 GL은 어드레스 버퍼 C-ADB에서 공급되는 내부 어드레스신호 a0∼an을 받아서 그것에 대응한 1개의 칼럼스위치 선택선 YS른 선택하는 기능과 내부 테스트신호 tstz를 받는 인버터회로 IV2의 출력신호에 의해 상기 내부 어드레스 신호 a0~an과는 관계 없이 그것에 대응한 상기 칼럼스위치 선택선 YS를 선택하는 기능을 갖는다. 즉, 내부 테스트신호 tst가 고레벨(논리 1)로 되면 인버터회로 IV2의 출력 신호가 저레벨(논리 0)로 되어 상기 어드레스 신호 a0~an의 해독동직을 무효로 한다. 이것에 의해 상기 게이트회로 G1의 출력신호는 테스트 모드일 때 고레벨로 된다.
상기 게이트회로 G1의 출력신호는 P찬넬 MOSFET Q50과 N찬넬 MOSFET Q53의 게이트에 공급된다.
이들의 MOSFET Q50과 Q53 사이에는 P찬넬 MOSFET Q51과 N찬넬 MOSFET Q52가 직렬형태로 접속되어 있다.
상기 N찬넬 MOSFET Q52의 게이트에는 상기 내부 테스트신호 tst와 타이밍신호
Figure kpo00065
t를 받는 NAND 게이트회로 G2의 출력신호가 공급된다. 또 상기 P찬넬 MOSFET Q51의 게이트에는 상기 게이트회로 G2의 출력신호를 받는 인버터 회로 IV3의 출력신호가 공급된다. 상기 칼럼 선택선 YS와 전원전압 Vcc 사이에는 N찬넬 MOSFET Q54와 Q55가 직렬 형태로 마련된다. 상기 MOSFET Q55의 게트에는 상기 P찬넬 MOSFET Q51의 게이트와 공통화 되어 상기 인버터회로 IV3의 출력신호가 공급된다.
다른쪽 MOSFET Q54의 게이트에는 전원전압 Vcc와 같은 고레벨에 비해서 낮은 전위로 설정된 소정의 일정전압 VL이 공급된다.
상기 칼럼디코더 C-DCR을 구성하는 도시되어 있지 않은 다른 단위회로도 상술한 구성과 마찬가지 회로로 된다. 즉, 상기 일정전압 VL이나 NAND 게이트회로 G2의 출력 신호, 인버터회로 IV3 및 인버터회로 IV2의 출력신호의 각각은 도시되어 있지 않은 다른 단위회로에 있어서의 대응하는 MOSFET의 게이트에 각각 공통으로 공급된다.
단 상기 NAND 게이트회로 G1에 상당하는 다른 단위회로에 있어서의 게이트회로에 공급되는 내부 어드레스 신호 a0∼an의 조합이 각각 서로 다르다. 또 인버터회로 IV2나 IV3 및 NAND 게이트회로 G2의 부하를 가볍게 하기 위해 여러개의 단위회로마다 상기와 같은 인버터회로 IV2, VI3 및 NAND 게이트회로 G3을 마련하는 구성으로 해도 된다.
본 실시예에 있어서 테스트 모드일때 내부 테스트 신호 tst는 고레벨로 된다. 이것에 의해 상기 NAND 게이트 회로 G1의 동작이 실질적으로 무효로 되어 그 출력신호가 고레벨로 고정된다. 그러므로 NAND 게이트 회로 G1의 출력신호를 받는 P찬넬 MOSFET Q50은 OFF 상태로 되고, N찬넬 MOSFET Q53은 ON 상태로 된다. 그리고 상기 테스트신호 tst의 고레벨에 의해 타이밍신호
Figure kpo00066
t가 고레벨로 될 때 NAND 게이트회로 G2의 출력신호가 저레벨로 된다.
이것에 의해 N찬넬 MOSFET Q52가 OFF 상태로 되는 것과 동시에 인버터회로 IV3의 고레벨의 출력신호에 의해 P찬넬 MOSFET Q51도 OFF 상태로 된다. 그러므로 상기 NAND 게이트회로 G1의 출력측에 마련되는 회로는 출력 고임피던스 상태로 된다. 이 때 상기 인버터회로 IV3의 출력 신호의 고레벨에 의해 N찬넬 MOSFET Q55가 ON 상태로 되므로 칼럼 스위치 선택선 YS의 레벨은 MOSFET Q54와 Q55에 의해 결정된다. MOSFET Q54의 게이트에는 전원 전압 Vcc에 비해서 비교적 낮은 일정전압 VL이 공급되므로 상기 칼럼스위치 선택선 YS의 레벨은 VL-Vth(Vth는 MOSFET Q54의 임계값 전압)로 된다.
제12에는 상기 테스트회로 TST의 1실시예의 회로도가 도시되어 있다.
공통 상보 데이터선 CD,
Figure kpo00067
의 한쪽에는 N찬넬 MOSFET Q60, Q61을 거쳐서 볼럭으로 나타낸 메인 증폭기 MA의 입력단자에는 결합된다. 공통 상보 데이타선 CD,
Figure kpo00068
의 다른쪽에는 P찬넬 MOSFET Q57, Q59를 거쳐서 풀업(프리차지)용 P찬넬 MOSFET Q56, Q58에 결합된다.
상기 P찬넬 MOSFErF Q57, Q59와 N찬넬 MOSFET Q60, Q61 각각의 게이트는 공통 접속되어 인버터회로 IV5를 거친 내부 테스트신호 tst가 상술한 공통 접속된 게이트에 공급된다. 그러므로 테스트신호 tst가 고레벨로 되는 테스트 모드일 때에는 상기 P찬넬 MOSFET Q57, Q59가 ON 상태로, N찬넬 MOSFET Q60, Q61이 OFF 상태로 되어 테스트회로 TST 측이 공통 상보 데이타선 CD,
Figure kpo00069
에 결합된다.
상기 공통 상보 데이타선 CD,
Figure kpo00070
는 특히 제한되지 않지만 NOR 게이트 회로 G3의 입력에 결합된다.
이 NOR 게이트 회로 G3은 양/불량의 판정회로를 구성한다. 이 NOR 게이트 회로 G3의 출력신호 NO와 인버터회로 IV6을 통한 그 반전신호는 멀티플렉서 회로로써 동작하는 클럭된 인버터회로 CN4와 CN3의 입력에 전하여진다.
상기 메인증폭기 MA의 1쌍의 상보 출력신호는 상기 멀티플렉서로써 동작하는 클럭된 인버터회로 CN1과 CN2의 입력에 전하여진다. 상기 클럭된 인버터회로 CN1과 CN3 및 CN2와 CN4의 출력 단자는 각각 공통화되어 1쌍의 상보 출력 신호 MO,
Figure kpo00071
로써 도시하지 않은 데이타 출력버퍼 DOB의 입력에 전하여진다.
상기 클럭된 인버터회로 CN3과 CN4는 그 클럭단자에 테스트신호 tst가 공급된다. 이것에 의해 클럭된 인버터회로 CN3, CN4는 테스트신호 tst가 고레벨로 되는 테스트모드일 때 동작 상태로 된다. 다른 클럭된 인버터회로 CN1과 CN2의 클럭단자에는 인버터회로 IV4를 통해서 상기 테스트신호 tst가 반전되어 공급된다.
그러므로 상기 테스트신호 tst가 고레벨로 되는 테스트 모드일 때에 상기 클럭된 된 인버터회로 CN1과 CN2는 비동작 상태로 되어 출력 고임피던스 상태로 된다. 이것에 의해 테스트 모드일 때에는 상기 NOR 게이트회로 G3의 출력신호가 데이타 출력버퍼 DOB를 통해서 외부단자 Dout에서 출력된다. 이것에 대해서 상기 테스트신호 tst가 저레벨로 되는 통상 동작 모드에서 공통 상보 데이타선 CD,
Figure kpo00072
에는 메인증폭기 MA가 결합되는 것과 동시에 클럭된 인버터회로 CN1과 CN2가 동작상태로 되는 것 및 테스트회로 TST에 대응한 클럭된 인버터회로 CN3과 CN4가 비동작 상태로 되는 것에 의해 리드신호가 데이타 출력버퍼 DOB를 통해서 외부단자 Dout에서 출력되게 된다.
상기 제10도, 제11도 및 제12도에 도시된 다이나믹형 RAM의 리드 시험동작의 개략을 제13도에 도시한 동작 파형도를 참조해서 다음에 설명한다.
상기 테스트 모드에 의해 리드 테스트에 앞서서 제l0도의 메모리 어레이 M-ARY에 있어서의 메모리셀에는 미리 같은 기억정보가 라이트된다. 예를 들면 비반전의 상보 데이타선 D에 결합되는 메모리셀에 고레벨(논리 1)이 라이트 되어 있을 때, 반전의 상보 데이타선
Figure kpo00073
에 결합되는 메모리셀에는 저레벨(논리 0)이 라이트되어 있다.
상기와 같은 상보 데이타선 D,
Figure kpo00074
의 고레벨과 저레벨의 기억정보는, 외부단자 Din 및 Dout 측에서 본 라이트 리드 정보에서 보면 같은 논리 1의 신호에 대응된다. 즉 어느 경우에도 외부단자에서 보면 같은 논리 1에 대응한다. 이와 같이 같은 기억정보의 라이트는 1비트 단위로 행하여도 된다. 물론 상기 데이타입력 버퍼 DIB에 상기와 같은 1워드선의 메모리 셀에 동시 라이트가 가능한 기능이 부가되어 있으면, 그것을 이용해서 행하여도 좋다. 또 이와 같이 동시 라이트 기능을 부가하는 경우 칼럼디코더 C-DCR에는 상기 제11도에는 도시한 회로의 일부를 변경한 동시 선택기능(즉 여러개의 상보 데이타선이 동시에 공통 상보 데이타선에 결합되도록 여러개의 칼럼 선택신호가 동시에 선택상태로 되도록 하는 구성)이 부가된다.
제13도(a) 내지 제13(d)에서는 생략되어 있지만, 로우어드레스 스트로브 신호
Figure kpo00075
가 고레벨에서 저레벨로 변화되고, 선택해야 할 워드선에 대응한 어드레스 신호가 공급되어 1개의 워드선의 선택동작이 행하여 진다. 그리고 센스증폭기 SA를 활성화시키는 것에 의해 선택된 메모리셀로부터의 기억징보가 증폭된다. 동일 도면에는 2개의 상보 데이타선 DO,
Figure kpo00076
와 D1,
Figure kpo00077
에 관해서 메모리셀에서 리드된 신호의 레벨과 센스증폭기 SA에 의한 증폭동작에 의해 얻어진 신호의 레벨이 그려져 있다.
예를 들면 상보 데이타선 D1,
Figure kpo00078
측에 리드된 신호가 잘못되어 있는 경우 그 레벨은 동일 도면에 대표로 도시되어 있는 바른 리드가 행하여진 상기 상보 데이타선 DO,
Figure kpo00079
등이 레벨과는 반대로 레벨로 된다.
상기 제12도의 회로에 의해 테스트 모드일 때 공통 상보 데이타선 CD,
Figure kpo00080
의 전위는 고레벨로 차지업되어 있다. 그러므로 칼럼스위치 신택선 YS의 레벨이 VL-Vth와 같은 낮은 레벨로 되면, 센스증폭기 SA의 증폭동작에 의해 회로의 접지전위와 같은 저레벨로 되는 반전의 상보 데이타선
Figure kpo00081
등에 결합되는 칼럼스위치 MOSFET의 게이트에는 상기 VL-Vth의 레벨이 공급되므로 ON 상태로 되어 반전의 공통 상보 데이타선
Figure kpo00082
를 저레벨로 인출한다. 메모리 어레이 MARY에 마련되는 여러개의 상보 데이다 선중 바르게 리드되는 상보 데이타선의 수가 많으므로 상기 반전의 공통 상보 데이타선
Figure kpo00083
의 저레벨의 인출은 고속으로 행하여진다. 이와 같은 반전의 공통 상보 데이타선
Figure kpo00084
의 전위 저하에 따라서 고레벨로써 잘못 리드된 반전의 상보 데이타선
Figure kpo00085
1에 대응한 칼럼스위치 MOSFET도 ON 상태로 되어 반전의 상보 데이타선
Figure kpo00086
1의전위도 저하된다. 이 반전의 상보 데이타선
Figure kpo00087
1의 레벨은 칼럼스위치 MOSFET의 콘덕턴스, 센스증폭기의 콘덕턴스의 비율에 의해 결정된다.
이것에 대해서 잘못된 리드가 행하여진 비반전의 상보 데이타선 D1은 저레벨로 되고, 그것에 대응한 칼럼스위치 MOSFET도 상기와 같이 ON 상태로 되어 비반전의 공통 상보 데이타선 CD도 저레벨측으로 인출된다. 이 때 칼러스위치 MOSFET의 게이트는 상기 VL-Vth와 같온 낮은 전위로 되어 있으므로 상기 비반전의 상보 데이타선 CD의 레벨은 VL-2Vth의 저위까지 밖에 저하하지 않는다. 즉 다른 비반전 상보데이타선 DO등은 전원전압 Vcc와 같은 고레벨로 되어 있으므로 상기 비반전의 상보 데이타선 D1의 전위가 VL-2Vth 이하로 되면 그것에 대응한 칼럼스위치 MOSFET가 약하게 ON 상태로 되어 상기 비반전의 상보 데이타선 D1의 전위를 상승하도록 작용하기 때문이다.
즉, 상기 칼럼스위치 MOSFET의 게이트 전압을 낮은 전위 VL-Vth로 하는 것에 의해 1쌍의 상보 데이타선의 리드신호만 잘못된 경우, 그 상보 데이타선의 전위가 나머지 모든 상보 데이타선의 전위에 의해 반전되는 것을 방지할 수 있다. 바꾸어 말하면 잘못 리드된 신호가 모든 상보 데이타선의 공통 접속에 의해 정정되는 것을 방지할 수 있는 것이다.
상기 공통 상보 데이타선 CD의 레벨(VL-2Vth)은 제12도의 NOR 게이트회로 G3의 임계값 전압에 의해 저레벨로 간구되어 상기와 같이 1개라도 잘못된 메모리셀이 존재하면 NOR 게이트회로 G3의 출력신호가 논리 1로 된다. 이것에 의해 상기 잘못된 리드 비트가 존재하는 경우 출력 단자 Dout에서 논리 0 의 신호가 출력된다. 1개의 워드선에 결합되는 모든 메모리셀의 리드신호가 일치했다면 공통 상보 데이타선 CD,
Figure kpo00088
는 고레벨과 저레벨의 조합으로 되므로 상기 NOR 게이트회로 G3의 출력신호가 논리 0으로 되어 출력단자 Dout에서 논리 1 이 출력된다.
또 상기와 같은 테스트회로 TST를 마련하는 일 없이 단지 상보 데이타선 사이를 단락시키는 것에 의해 상기 갈못된 비트의 존재를 검출할 수 있다. 예를 들면 제10도에 도시한 바와 같은 CMOS 센스증폭기를 사용한 경우 또는 액티브 리스토어회로가 마련되어 있는 경우 1비트라도 잘못된 비트가 존재하면 칼럼 스위치회로를 통해서 센스증폭기 사이 또는 액티브 리스토어회로에 직류전류가 흐르게 된다. 즉, 상기예의 경우 상보 데이타선 D1,
Figure kpo00089
1에 결합되는 결합되는 센스증폭기와 상보 데이타선 DO,
Figure kpo00090
O을 대표로 하는 것 이외의 상보 데이타선에 결합되는 센스증폭기 사이에서 관통전류가 흐르게 된다. 이것에 착안해서 RAM의 전원전류를 검출하는 것에 의해 양/불량을 판정할 수 있다.
상술한 제l도 내지 제6도의 실시예에서 얻어지는 작용효과는 다음과 같다.
(1) 메모리셀이 결합되는 상보 데이타선의 신호가 게이트에 공급되는 MOSFET를 마련해서 상기 MOSFET의 드레인 출력신호에 따라서 대응하는 상보 데이타선의 레벨의 일치/불일치를 출력하는 회로를 마련하고, 미리 같은 정보를 기억시켜 놓는 것에 의해 상보 데이타선에 대응하는 것은 같은 리드신호가 얻어지므로 1개라도 잘못된 정보를 기억하는 메모리셀이 존재하는 경우 상기 일치/불일치회로에 의해 그것을 검출하는 것이 가능해지므로 고속의 테스트가 가능해진다는 효과를 얻을 수 있다.
(2) 상기 MOSFET로써 비반전과 반전의 상보 데이타선에 각각 대응한 것을 병렬 형태로 결합시키는 구성을 취하는 것에 의해 고속으로 리드 에러의 유무를 판정할 수 있다는 효과를 얻을 수 있다.
(3) 상기 MOSFET로써 비반전과 반전의 상보 데이타선에 각각 대응한 것을 직렬형태로 결합시키는 구성을 취하는 것에 의해 테스트회로를 고밀도로 구성할 수 있다는 효과를 얻을 수 있다.
(4) 상기 MOSFET로써 그 소오스를 기준전위점에 결합하고, 그 드레인 출력을 리드용 칼럼스위치 MOSFET를 거쳐서 리드용 공통 상보 데이타선에 결합시키는 구성을 취하는 것과 동시에 상기 칼럼스위치를 리드 테스트 모드일 때 여러개의 상보 데이타선에 대응한 것을 동시에 ON 상태로 한다. 이것에 의해 통상의 리드 모드에서는 칼럼스위치의 선택타이이밍을 신속하게 할 수 있음과 동시에 상기 MOSFET가 증폭동작을 행하므로 고속의 리드가 가능하게 되고, 고속의 리드 테스트 모드에서는 상기 MOSFET가 상보 데이타선의 레벨에 대응해서 ON, OFF 상태로 되므로 상기와 같이 고속의 리드 테스트가 가능해진다는 효과를 얻을 수 있다.
(5) RAM을 여러개의 메모리 어레이로 구성하고 상기 MOSFET의 드레인 출력은 선택된 워드선이 존재하는 메모리 어레이에 대응한 것이 실질적으로 유효하게 되도록 하는 것에 의해 동시에 여러개의 메모리 어레이의 고소 리드 테스트가 가능하게 되므로 대기억 용량을 갖는 RAM의 고속 리드 테스트가 기능해진다. 이와 관련하여 메모리 어레이를 16개로 나누어서 배치하고, 그 중 4개의 메모리 어레이의 워드선을 선택상태로 하는 것에 의해 약 4M 비트의 대기억 용량을 갖는 RAM의 모든 비트의 리드 테스트룰 불과 1024 사이클로 종료시킬 수 있다.
또, 제7도, 제8도에 도시된 실시예에 의하면 다음의 작용효과를 얻을 수 있다.
(6) 미리 모든 메모리셀에 동일한 레벨의 데이타를 라이트해서 메모리셀을 초기화한 다음에 초기화된 메모리셀에서 데이타를 리드해서 메모리셀의 불량을 판정하는 톄스팅에 있어서 워드선의 선택마다에 칼럼선택신호 RCS1∼RCSn을 일괄해서 선택레벨로 구동해서 각 비트선쌍 BL1,
Figure kpo00091
∼BLn,
Figure kpo00092
의 상보 레벨에 따라서 리드용 공통 데이타선쌍 RCD,
Figure kpo00093
의 레벨을 결정한다.
이 때 각 비트선쌍과 리드용 공통 데이타선쌍 RCD,
Figure kpo00094
는 제어 MOSFET Q4, Q5의 게이트 커패시터의 작용에 의해 직접 전기적으로 도통되지 않기 때문에 칼럼 선택신호 RCS1∼RCSn이 일괄해서 선택레벨로 구동되어도 각 비트선쌍상의 상보적인 리드 데이타 레벨은 리드용 공통 데이타선쌍 RCD,
Figure kpo00095
의 레벨에 영향받지 않는다.
따라서 리드용 공통 데이타선쌍 RCD,
Figure kpo00096
의 레벨은 불량 메모리셀이 포함되지 않는 경우에는 초기화 레벨에 호응하는 상보 레벨로 되지만 불량 메모리셀이 포함되는 경우에는 동상레벨로 되고, 그 차이가 판정회로 DCD에 의해 판정되는 것에 의해 1회의 워드선 선택동작으로 해당 워드선이 결합된 모는 메모리셀의 불량 판정이 가능하게 되고, 그것에 의해 메모리셀 어레이의 불량 판정을 위한 테스텅 효율음 느 향상시킬 수 있다.
(7) 상기 작용효과에서 메모리셀 어레이의 불량판정은 워드선 단위로 가능하게 되는 것에 의해 그 판정결과가 중복구성을 갖는 DRAM의 경우에 중복 워드선 선택을 위해 이용할 수 있다.
(8) 비트선쌍과 리드용 공통 데이타산쌍 RCD,
Figure kpo00097
사이에는 제어 MOSFET Q4, Q5의 게이트 커패시터가 삽입되어 있으므로 비트선쌍에 있어서 리드용 공동 데이타선쌍 RCD,
Figure kpo00098
는 바람직하지 못한 부하를 구성하지 않는다.
그러므로 센스증폭기 SA1∼SAn에 의한 증폭동작의 확정 타이밍 이전에 선택 MOSFET Q6, Q7을 ON 상태로 제어해도 리드용 공통 데이타선쌍 RCD,
Figure kpo00099
에서 센스증폭기에 바람직하지 못한 노이즈가 주어지는 일 없이 통상의 액세스 모드에 있어서의 리드동작의 고속화에도 기여할 수 있다.
상술한 제10도 내지 제13도의 실시예에서 얻어지는 작용 효과는 다음과 같다.
(9) 테스트 모드의 지정에 의해 센스증폭기가 동작을 개시한 후에 메모리셀이 결합되는 여러개의 상보 데이타선을 서로 단락시키는 회로를 마련하는 것에 의해 미리 같은 정보를 기억시킨 메모리셀이 결합되는 상보 데이타선이 서로 접속되므로, 1개라도 잘못된 정보를 기억하는 메모리셀이 존재하는 경우 상보 데이타선의 리드신호를 증폭하는 CMOS 센스증폭기 사이에 또는 액티브 리스토어 회로에 관통전류가 흐르고, 그 관통전류의 측정 또는 상기 상보 데이타선이 결합되는 공통 상보 데이타선에 있어서의 신호 레벨이 같아지는 것을 검출하는 것에 의해 많은 비트의 리드 테스트가 가능해진다. 이것에 의해 고속리드 테스트가 가능해진다는 효과를 얻을 수 있다. 이와 관련하여 워드선 단위로의 상보 데이타선을 단락시키는 구성에서는 기억용량이 N 비트인 경우 N 1/2회의 테스트 사이클로 모든 리드 데스트가 완료된다.
(10) 칼럼스위치를 이용해서 상보 데이타선을 단락시키는 구성을 취하는 것에 의해 칼럼 디코더의 출력부를 변경한다는 간단한 구성에 의해 고속의 리드 테스트가 가능해진다는 효과를 얻을 수 있다.
(11) 상기(10)에 의해 고속 리드 테스트 기능을 갖는 RAM의 칩 사이즈의 소형화가 가능해진다는 효과를 얻을 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니며 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능함은 물론이다. 예를 들면 센스증폭기는 CMOS회로 이외에 그 게이트와 드레인이 교차 결합된 MOSFET를 단위회로로 하는 것이라도 된다. 이 경우 상보 데이타선에는 액티브 리스토어회로가 마련된다.
메모리셀의 리드 기준전압은 상기와 같이 히프프리차자 전압을 사용하는 것 이외에 더미셀에 의해 기준전압을 형셩하는 것으로 해도 돤다. 어드레스 신호는 로우계와 칼럼계를 각각 독립한 외부 단자에서 공급하는 것이라도 좋다. 이와같이 다이나믹형 RAM을 구성하는 각 회로의 구체적인 구성을 여러가지 실시형태를 취할 수 있다.
또 일치/불일치회로의 구체석인 구성은 상기 양 신호의 일치, 불일치에 따라서 출력신호를 형성하는 것이면 어느 것이라도 좋다.
본 발명은 다이니막형 RAM 이외에 스테이틱형 RAM에 있어서도 메모리셀은 1쌍의 상보 데이타선에 결합되는 것이므로, 상기와 같은 MOSFET를 부가하는 것에 의해 마찬가지로 고속의 리트 테스트가 가능해진다.
또 리드 테스트를 위해 상보 데이타선을 단락시키는 회로는 칼럼스위치 및 칼럼 디코더를 사용하는 것이외에 단락용 스위치 MOSFET를 마련하는 것이라도 좋다. 이 경우에도 1쌍의 스위치를 부가하는 것만으로 좋고, 어레이 형상으로 배치되므로 간단한 구성으로 할 수 있다.
또 예를 들면 상기 실시예에서는 외부와의 사이의 데이타 입출력을 1비트 단위로 행하는 DRAM에 대해서 설명행자만, 본 발명은 그것에 한정되는 것은 아니며, 메모리셀 어레이를 여러 매트로 분할해서 멀티 비트로 데이타의 입출력이 기능한 DRAM므로 하는 것도 가능하다. 그 경우에 판정회로에 포함되는 배타적 논리합회로를 매트마다 마련하고 각각 출력에 대해서 다시 배타적 논리합을 취해서 그 결과를 외부로 출력하도록 해도 된다.
또 상기 제7도의 실시예에 배타적 논리합회로 EXOR의 입력신호는 테스트 모드의 설정에 따라서 메인증폭기에서 개별적으로 증폭되도록 했지만, 논리적으로 공통 데이타선쌍의 신호레벨을 그대로 공급하게 해도 된다. 또 공통 데이타선쌍의 신호레벨을 증폭해서 판정회로에 부여하는 경우에는 상기 실시예와 같이 리드용 공통 데이타선쌍의 레벨이 동상레벨로 될 때 그것에 따라서 동상 레벨의 증폭 출력을 얻을 수 있는 메인증폭기를 사용하는 경우에 한정되지 않으며 메인증폭기와는 다른 증폭기를 사용하도록 해도 된다.
또 공통 데이타선쌍의 레벨의 일치 및 불일치를 판정하는 판정수단은 배타적 논리합을 취하는 구성에 한정되기 않고, 배타적 NOR 회로를 포함하는 구성등으로 적절히 변경할 수 있다.
제7도의 실시예에서는 공통 데이타선쌍을 라이트용과 리드용으로 서로 독립해서 마련했지만 본 발명은 그것에 한정되지 않는다. 제9도에 도시되어 있는 바와 같이 공통 데이타선쌍 CD.
Figure kpo00100
에 상기 제7도, 제8도에서 기술한 상기 트랜스퍼 MOSFET Q2, Q3 및 제어 MOSFET Q4, Q5를 각각 공통 접속하도록 해도 된다. 또 상기 제7도, 제8도의 실시예에서 설명한 선택 MOSFET Q6, Q7과 같은 제2스위치 소자는 1개의 N찬넬형 MOSFET등의 소자로 구성할 수도 있다. 이 경우에는 상기 실시예의 제어 MOSFET Q4, Q5의 소오스 전극은 상기 l개의 N찬넬 MOSFET의 드레인 전극에 공통 접속된다.
또 테스팅에 있어서 필요한 메모리셀의 초기화 데이타는 반드시 모든 메모리셀에서 동일하게 할 필요는 없고, 일괄 선택되는 메모리셀마다 동일한 레벨로 되어 있으면 된다.
이상 설명에서는 구로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 DRAM에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되지 않고 그 밖의 각종 반도체 기억장치에 적용할 수 있다. 본 발명은 적어도 메모리셀의 일괄선택에 의해 테스팅을 행하는 조건의 것에 적용할 수 있다.
본 출원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 메모리셀이 결합되는 상보 데이타선의 신호가 게이트에 공급되는 MOSFET를 마련해서 상기 MOSFET의 드레인 출력신호에 따라서 대응하는 상보 데이타선의 레벨의 일치 및 불일치를 출력하는 회로를 마련하고, 미리 같은 정보를 메모리셀에 기억시켜 두는 것에 의해 상보 데이타선에 대응하는 것은 같은 리드신호가 얻어지므로 1개라도 잘못된 정보를 기억하는 매모리셀이 존재하는 경우 상기 일치/불일치회로에 의해 그것을 검출하는 것이 가능하게 되므로 고속의 리드 테스트가 가능해진다.
메모리셀의 데이타 입력단자가 결합되는 여러개의 비트선쌍을 입력 커패시터를 거쳐서 공통 데이타선쌍에 접속해서 되는 리드용 선택 스위치회로는 그 스위치동작의 이하에 관계없이 각 비트선쌍에 공통 데이타선쌍의 레벨을 전달하지 않으므로 소정 레벨로 초기화된 워드선 단위와 같은 여러개의 메모리셀에 의해 공통 데이타선쌍의 레벨이 결정되면 그것에 의해 얻어지는 공통 데이타선쌍의 레벨의 일치 및 불일치에 따라서 여러개의 메모리셀의 불량을 일괄해서 판정 가능하게 되는 것에 의해 메모리셀의 블량 판정을 위한 테스팅 효율을 향상할 수 있는 효과가 있다.
테스트 모드의 지정에 의해 메모리셀이 결합되는 여러개의 상보 데이타선을 센스증폭기가 동작을 개시한 다음에 서로 단락시키는 회로를 마련하는 것에 의해 미리 정보를 기억시킨 메모리셀이 결합되는 상보데이타선이 서로 접속되므로 1개라도 잘못된 정보를 기억하는 메모리셀이 존재하는 경우, 상보 데이타선의 리드신호틀 증폭하는 CMOS센스증폭기의 사이 또는 액티브 리스토어회로에 관통전류가 흐르고 그 관통전류의 측정 또는 상기 상보데이타신이 결합되는 공통 상보데이타선에 있어서의 신호레벨이 같아지는 것을 검출하는 것에 의해 많은 비트의 리드테스트가 가능해진다.

Claims (19)

  1. 다수의 데이타선, 각 데이타선에 대응해서 미련되는 다수의 메모리셀, 상시 다수의 데이타선에 공통으로 결합되는 공통 데이타선, 상기 공통 데이타선에 결합되논 메인증폭기 및 상기 다수의 데이타선에 결합되는 검출수단을 구비하며, 상기 검출수단은 상기 각 데이타선에 걸합되는 게이트를 갖는 다수의 MOSFET 및 상기 다수의 MOSFET를 거쳐서 상기 다수의 데이타선의 전압레벨이 동일한지 동일하지 않은지를 검출하기 위한 회로를 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 MOSFET는 서로 병렬로 접속되는 반도체 기억장치.
  3. 제1항에 있어서, 상기 MOSFET는 서로 직렬로 접속되는 반도체 기억장치.
  4. 제1항에 있어서, 상기 메모리셀에 동일 정보를 저장하기 위한 수단 및 상기 다수의 메모리셀내의 정보를 대응하는 각 데이타선으로 리드하는 수단을 구비하며, 상기 검출수단은 적어도 하나의 데이타선의 전압레벨이 소정의 전압레벨과 다른지 다르지 않은지를 검출하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 리드수단은 상기 다수의 메모리셀을 동시에 선택하기 위한 수단을 포함하는 반도체 기억장치.
  6. 제5항에 있어서, 동시에 선택되는 상기 메모리셀은 동일 위드선에 결합되는 메모리셀인 반도체 기억장치.
  7. 제6항에 있어서, 상기 메모리셀은 다이나믹형 메모리셀인 반도체 기억장치.
  8. 다수의 데이타선, 각 데이타선에 대응해서 마련되는 다수의 메모리셀, 상기 각 데이타선에 각각 접속되는 게이트를 갖는 MOSFET를 거쳐서 상기 다수의 데이타선에 결합되는 공통데이타선, 상기 공통데이타선에 결합되는 메인증폭기, 상기 각 데이타선과 상기 공통 데이타선 사이에서 선택적으로 정보를 전달하기 위한 다수의 스위치수단 및 통상의 리드모드에 있어서 상기 스위치수단중의 소정의 하나를 ON시키고, 테스트모드에 있어서 상기 다수의 스위치수단을 ON시키는 제어수단을 포함하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 각 스위치수단은 상기 공통데이타선과 각 MOSFET 사이에 각각 결합되는 반도체 기억장치.
  10. 제9항에 있어서, 상기 각 MOSFET와 상기 각 스위치수단은 전원전압과 상기 공통데이타선 사이에 직렬 접속되고, 상기 각 스위치수단은 MOSFET로 이루어지는 반도체 기억장치.
  11. 제8항에 있어서, 상기 각 스위치수단은 상기 각 MOSFET와 전원전압 사이에 각각 길합되는 반도체 기억장치.
  12. 제11항에 있어서, 상기 각 MOSFET와 상기 각 스위치수단은 상기 공통데이타선과 전원전압 사이에 직렬 접속되고 상기 각 스위치수단은 MOSFET로 이루어지는 반도체 기억장치.
  13. 다수의 데이타선, 각 데이타선에 대응해서 마련되는 다수의 메모리셀, 리드용 공통 데이타선, 각 데이타 데이타선과 상기 리드용 공통데이타선 사이에서 선택적으로 성보를 전달하기 위한 다수의 제1스위치 수단, 라이트용 공통 데이타선, 각 데이타선과 상기 라이트용 공통데이타선 사이에서 선택적으로 징보를 전달하기 위한 다수의 제2스위치수단 및 통상의 리드모드에 있어서 상기 제1스위치수단중의 소정의 하나를 ON 상태로 하고, 테스트모드에 있어서 상기 다수의 제1스위치수단올 ON 상태로 하는 제어수단올 포함하는 반도체 기억장치.
  14. 제13항에 있어서, 각 데이타선에 접속되는 게이트를 갖는 MOSFET를 거쳐서 상기 각 데이타선과 상기 리드용 공통 데이타선이 결합되는 반도체 기억장치.
  15. 제14항에 있어서 테스트모드에 있어서 상기 리드용 공통데이타선의 전압레벨을 검출하는 테스트회로를 포함하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 메모리셀은 다이나믹형 메모리셀인 반도체 기억장치.
  17. 제16항에 있이서, 상기 테스트회로의 판정결과를 외부단자에시 출력하는 반도체 기억장치.
  18. 다수의 데이타선쌍, 각 데이타선쌍에 대응해서 마련되는 다수의 메모리셀, 공통 데이타선쌍, 상시 데이타선쌍과 상기 공통데이타선쌍 사이에서 선택적으로 정보를 전달하기 위한 다수의 스위치수단, 통상의 리드모느에 있어서 상기 다수의 스위치수단중의 소정의 하나를 ON 상태로 하고, 테스트모드에 있어서 상기 여러개의 스위치수단을 ON 상태로 하는 제어수단 및 상기 공통데이타선쌍을 구성하는 양 신호선의 전압레벨이 동일한지 동일하지 않은지에 따라서 메모리셀의 결합을 검출하는 수단을 포함하는 반도체 기억장치.
  19. 제18항에 있어서, 각 데이타선쌍에 접속되는 게이트를 갖는 한쌍의 MOSFET를 거쳐서 상기 각 데이타선쌍과 상기 공통데이타선쌍이 결합되는 반도체 기억장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346188A (ja) * 1989-07-13 1991-02-27 Mitsubishi Electric Corp 半導体記憶回路
US5168501A (en) * 1990-02-06 1992-12-01 Unisys Corporation Method for checking hardware errors
JP2825135B2 (ja) * 1990-03-06 1998-11-18 富士通株式会社 半導体記憶装置及びその情報書込読出消去方法
US5301155A (en) * 1990-03-20 1994-04-05 Mitsubishi Denki Kabushiki Kaisha Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits
US5231605A (en) * 1991-01-31 1993-07-27 Micron Technology, Inc. DRAM compressed data test mode with expected data
JPH04322000A (ja) * 1991-04-23 1992-11-11 Hitachi Ltd 半導体記憶装置
JPH0554654A (ja) * 1991-08-27 1993-03-05 Nec Corp ダイナミツクｒａｍ
JP2991546B2 (ja) * 1991-10-07 1999-12-20 株式会社東芝 半導体集積回路
US5241500A (en) * 1992-07-29 1993-08-31 International Business Machines Corporation Method for setting test voltages in a flash write mode
US5809038A (en) * 1997-07-24 1998-09-15 Micron Technology, Inc. Method and apparatus for reading compressed test data from memory devices
US6023428A (en) * 1997-07-28 2000-02-08 Texas Instruments Incorporated Integrated circuit device having a memory array with segmented bit lines and method of operation
JP3820006B2 (ja) * 1997-09-19 2006-09-13 株式会社ルネサステクノロジ 半導体装置
EP0947994A3 (en) * 1998-03-30 2004-02-18 Siemens Aktiengesellschaft Reduced signal test for dynamic random access memory
US6295618B1 (en) * 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices
JP3874234B2 (ja) * 2000-04-06 2007-01-31 株式会社ルネサステクノロジ 半導体集積回路装置
KR100610015B1 (ko) * 2004-09-10 2006-08-09 삼성전자주식회사 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법
JP2008191444A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバｉｃ
TWI550293B (zh) * 2015-09-09 2016-09-21 力晶科技股份有限公司 晶圓級動態預燒測試方法
EP3480220A1 (en) * 2017-11-06 2019-05-08 Borealis AG Combined sequential parallel reactor configuration
CN113345509B (zh) * 2021-05-25 2022-05-13 长江存储科技有限责任公司 地址线的测试样品及其测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53134337A (en) * 1977-03-25 1978-11-22 Hitachi Ltd Sense circuit
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
US4686456A (en) * 1985-06-18 1987-08-11 Kabushiki Kaisha Toshiba Memory test circuit
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
JP2523586B2 (ja) * 1987-02-27 1996-08-14 株式会社日立製作所 半導体記憶装置

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KR890004332A (ko) 1989-04-21
US4991139A (en) 1991-02-05

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