KR20030056004A - 외부 전원전압의 레벨에 따라 이득이 가변되는 입출력라인감지증폭기를 구비하는 반도체 메모리장치 - Google Patents

외부 전원전압의 레벨에 따라 이득이 가변되는 입출력라인감지증폭기를 구비하는 반도체 메모리장치 Download PDF

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Abstract

외부 전원전압의 레벨에 따라 입출력라인 감지증폭기의 이득을 가변시킬 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이, 상기 메모리셀 어레이로부터 독출된 데이터를 전달하는 입출력라인 쌍, 상기 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기, 및 외부에서 인가되는 외부 전원전압이 소정의 전압보다 높은지 낮은지를 판별하는 전압판별기를 구비하고, 상기 전압판별기에 의한 판별결과 상기 외부 전원전압이 상기 소정의 전압보다 낮을 때는 상기 입출력라인 감지증폭기의 이득이 증가되는 것을 특징으로 한다. 상기 전압판별기의 전압 판별점은 상기 외부 전원전압이 높을 때는 낮아지고 낮을 때는 높아지는 것이 바람직하다.

Description

외부 전원전압의 레벨에 따라 이득이 가변되는 입출력라인 감지증폭기를 구비하는 반도체 메모리장치{Semiconductor memory device including input-output line sense amplifier for changing gain according to external power supply voltage level}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 입출력라인 감지증폭기에 관한 것이다.
반도체 메모리장치, 특히 디램에서는 독출동작을 수행할 때 도 1에 도시된 바와 같이 메모리셀 어레이(미도시)로부터 비트라인 쌍(BL/BLB) 및 칼럼선택 트랜지스터 쌍(T1,T2)를 통해 입출력라인 쌍(IO/IOB)에 실리는 저진폭의 데이터 신호를 증폭하기 위하여 입출력라인 감지증폭기(11)가 사용된다.
그런데 tRCD(/RAS to /CAS delay)가 짧은 경우에는 비트라인 쌍(BL/BLB)에서 비트라인 감지증폭기(미도시)에 의해 센싱이 일어나는 시점과 칼럼선택 트랜지스터(T1,T2)가 턴온되어 입출력라인 쌍(IO/IOB)이 입출력라인 감지증폭기(11)에 의해 센싱되는 시점이 비슷해지게 된다. 이로 인하여 tRCD가 짧은 경우에는 입출력라인 감지증폭기(11)의 이득이 작으면 입출력라인 감지증폭기(11)에서의 센싱속도가 늦어지거나 센싱동작이 제대로 이루어지지 않을 수 있으며 이러한 상황은 외부 전원전압이 낮을 때 더욱 심각해 진다.
따라서 본 발명이 이루고자하는 기술적 과제는, 외부 전원전압의 레벨에 따라 입출력라인 감지증폭기의 이득을 가변시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리장치의 블록도를 나타낸다.
도 2는 본 발명에 따른 반도체 메모리장치의 블록도를 나타낸다.
도 3은 도 2에 도시된 입출력라인 감지증폭기의 상세 회로도를 나타낸다.
도 4는 도 2에 도시된 전압판별기의 상세 회로도를 나타낸다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이, 상기 메모리셀 어레이로부터 독출된 데이터를 전달하는 입출력라인 쌍, 상기 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기, 및 외부에서 인가되는 외부 전원전압이 소정의 전압보다 높은지 낮은지를 판별하는 전압판별기를 구비하고, 상기 전압판별기에 의한 판별결과 상기 외부 전원전압이 상기 소정의 전압보다 낮을 때는 상기 입출력라인 감지증폭기의 이득이 증가되는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 전압판별기의 전압 판별점은 상기 외부 전원전압이 높을 때는 낮아지고 낮을 때는 높아진다. 바람직한 실시예에 따르면 상기 전압판별기는, 상기 외부 전원전압을 분할하는 전압 분할기, 및 기준전압과 상기 전압 분할기에서 분할된 소정의 전압을 비교하는 비교기를 구비하고, 상기 비교기의 비교결과에 따라 상기 전압 분할기 내의 저항값이 가변된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 반도체 메모리장치의 블록도를 나타낸다. 여기에서는 본 발명과 관련되는 부분들만이 도시되었다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이(미도시), 메모리셀 어레이의 소정의 메모리셀로부터 독출된 데이터를 전달하는 비트라인 쌍(BL/BLB), 비트라인 쌍(BL/BLB)에 연결되고 칼럼선택 신호(CSL)에 응답하여 턴온 또는 턴오프되는 칼럼선택 트랜지스터 쌍(T3,T4), 및 비트라인 쌍(BL/BLB)과 칼럼선택 트랜지스터 쌍(T3,T4)을 통해 소정의 메모리셀로부터 독출된 데이터를 전달하는 입출력라인 쌍(IO/IOB)을 구비한다.
특히 본 발명에 따른 반도체 메모리장치는, 외부에서 인가되는 외부 전원전압이 소정의 전압보다 높은지 낮은지를 판별하는 전압판별기(Voltage detector)(23) 및 전압판별기(23)의 출력신호(PLVCC)에 응답하여 이득이 가변되고 입출력라인 쌍(IO/IOB)을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기(21)를 더 구비한다.
도 3은 도 2에 도시된 입출력라인 감지증폭기(21)의 상세 회로도를 나타내고, 도 4는 도 2에 도시된 전압판별기(23)의 상세 회로도를 나타낸다.
먼저 도 4를 참조하면, 전압판별기(23)는 외부 전원전압(VCC)을 분할하는 전압 분할기(Voltage divider)(43), 기준전압(VREF)과 전압 분할기(43)에서 분할된 소정의 전압(VD)을 비교하는 비교기(41), 및 인버터들(44 내지 47)를 구비한다. 기준전압(VREF)은 대략 외부 전원전압(VCC)의 절반 정도에 해당하는 전압레벨을 갖는다.
비교기(41)는 차동증폭기 형태이며 피모스 트랜지스터들(411,412)과 엔모스 트랜지스터들(413 내지 415)를 포함하여 구성된다. 외부 전원전압(VCC)이 분할된 전압(VD)이 기준전압(VREF)보다 높을 때에는, 비교기(41)의 출력은 논리"로우"가 되어 전압판별기(23)의 출력신호(PLVCC)는 논리"로우"가 되고 반전 출력신호(PLVCCB)는 논리"하이"가 된다. 이와 반대로 외부 전원전압(VCC)이 분할된 전압(VD)이 기준전압(VREF)보다 낮을 때에는, 비교기(41)의 출력은 논리"하이"가 되어 전압판별기(23)의 출력신호(PLVCC)는 논리"하이"가 되고 반전 출력신호(PLVCCB)는 논리"로우"가 된다. 다시말해 외부 전원전압(VCC)이 낮을 때에는 전압판별기(23)의 출력신호(PLVCC)는 논리"하이"가 된다.
전압 분할기(43)는 피모스 트랜지스터(430)와 엔모스 트랜지스터들(431 내지 433)를 포함하여 구성된다. 특히 외부 전원전압(VCC)의 변동에 의해 도 3에 도시된 감지증폭기(21)의 이득이 심하게 변동되는 것을 막기 위하여, 전압 분할기(43)는 비교기(41)의 전압 판별점에 해당하는 출력전압(VD)이 슈미트 트리거(Schmit trigger)와 같이 변하도록 동작한다. 즉 전압 분할기(43)는 외부 전원전압(VCC)이 높을 때는 출력전압(VD)이 낮아지고 낮을 때는 출력전압(VD)이 높아지도록 동작한다.
좀더 설명하면, 전압(VD)이 기준전압(VREF)보다 낮을 때에는 즉 비교기(41)의 출력이 논리"하이"일 때는 피모스 트랜지스터(430)가 턴오프되고 이에 따라 엔모스 트랜지스터(431)의 등가저항과 엔모스 트랜지스터(433)의 등가저항의 분할에 의해 전압(VD)이 결정된다. 전압(VD)이 기준전압(VREF)보다 높을 때에는 즉 비교기(41)의 출력이 논리"로우"일 때는 피모스 트랜지스터(430)가 턴온되고 이에 따라 엔모스 트랜지스터(431)와 엔모스 트랜지스터(42)의 병렬연결에 의한 등가저항과 엔모스 트랜지스터(433)의 등가저항의 분할에 의해 전압(VD)이 결정된다. 따라서 전압(VD)의 레벨이 증가된다.
다음에 도 3을 참조하면, 입출력라인 감지증폭기(21)는 입출력라인 쌍(IO/IOB)에 전류를 공급하는 전류 공급기(31), 입출력라인 쌍(IO/IOB) 간의 전류차이를 증폭하는 전류 증폭기(33), 및 전류 증폭기(33)의 출력신호들 간의 전압차이를 증폭하는 전압 증폭기(35)를 구비한다. 특히 전류 공급기(31)에 의해 공급되는 전류는 전압판별기(23)의 반전 출력신호(PLVCCB)에 응답하여 가변되고 전압 증폭기(35)의 이득은 전압판별기(23)의 출력신호(PLVCC)에 응답하여 가변된다.
전류 공급기(31)는 항상 턴온되어 있어서 입출력라인 쌍(IO/IOB)에 항상 전류를 공급하는 피모스 풀업 트랜지스터들(311,312), 전압판별기(23)의 반전 출력신호(PLVCCB)가 논리"로우"일 때 즉 외부 전원전압(VCC)이 낮을 때 턴온되어 입출력라인 쌍(IO/IOB)에 전류를 공급하는 피모스 풀업 트랜지스터들(313,314)를 포함하여 구성된다.
전류 증폭기(33)는 일반적인 전류 증폭기로서 피모스 트랜지스터들(331,332)과 엔모스 트랜지스터들(333 내지 335)를 포함하여 구성된다. 전압 증폭기(35)는 피모스 트랜지스터들(351 내지 354)과 엔모스 트랜지스터들(355 내지 360)을 포함하여 구성되며, 전압판별기(23)의 출력신호(PLVCC)가 논리"하이"일 때 즉 외부 전원전압(VCC)이 낮을 때에 엔모스 트랜지스터(359)가 턴온되어 전압 증폭기(35)의 이득이 증가된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 외부 전원전압의 레벨에 따라 입출력라인 감지증폭기의 이득이 가변된다. 즉 외부 전원전압이 낮을 때에는 입출력라인 감지증폭기의 이득이 증가된다. 이와 같이 낮은 외부 전원전압에서도 입출력라인 감지증폭기의 이득이 증가되므로, 짧은 tRCD에 기인하는 센싱속도의 저하 또는 센싱 오동작이 방지될 수 있다.

Claims (4)

  1. 메모리셀 어레이;
    상기 메모리셀 어레이로부터 독출된 데이터를 전달하는 입출력라인 쌍;
    상기 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기; 및
    외부에서 인가되는 외부 전원전압이 소정의 전압보다 높은지 낮은지를 판별하는 전압판별기를 구비하고,
    상기 전압판별기에 의한 판별결과 상기 외부 전원전압이 상기 소정의 전압보다 낮을 때는 상기 입출력라인 감지증폭기의 이득이 증가되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 전압판별기의 전압 판별점이 상기 외부 전원전압이 높을 때는 낮아지고 낮을 때는 높아지는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 전압판별기는,
    상기 외부 전원전압을 분할하는 전압 분할기; 및
    기준전압과 상기 전압 분할기에서 분할된 소정의 전압을 비교하는 비교기를 구비하고,
    상기 비교기의 비교결과에 따라 상기 전압 분할기 내의 저항값이 가변되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 감지증폭기는,
    상기 입출력라인 쌍에 전류를 공급하는 전류 공급기;
    상기 입출력라인 쌍 간의 전류차이를 증폭하는 전류 증폭기; 및
    상기 전류 증폭기의 출력신호들 간의 전압차이를 증폭하는 전압 증폭기를 구비하고,
    상기 전압판별기에 의한 판별결과 상기 외부 전원전압이 상기 소정의 전압보다 낮을 때는 상기 전압 증폭기의 이득이 증가되는 것을 특징으로 하는 반도체 메모리장치.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR920000402B1 (ko) * 1989-09-22 1992-01-13 삼성전자 주식회사 다출력 메모리 소자의 독출 제어회로
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JPH05101662A (ja) * 1991-10-07 1993-04-23 Toshiba Corp 半導体集積回路

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