JPS63304491A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPS63304491A
JPS63304491A JP62140197A JP14019787A JPS63304491A JP S63304491 A JPS63304491 A JP S63304491A JP 62140197 A JP62140197 A JP 62140197A JP 14019787 A JP14019787 A JP 14019787A JP S63304491 A JPS63304491 A JP S63304491A
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JP
Japan
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line
power supply
supply voltage
signal
bit line
Prior art date
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Pending
Application number
JP62140197A
Other languages
English (en)
Inventor
Hideji Miyatake
秀司 宮武
Masaki Kumanotani
正樹 熊野谷
Katsumi Dosaka
勝己 堂阪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US07/201,787 priority patent/US4903238A/en
Publication of JPS63304491A publication Critical patent/JPS63304491A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリに関し、特にその電源電圧の
変動に対する耐性に関するものである。
〔従来の技術〕
特開昭５９−２２９７８８号公報に示される様に、スタ
チックＲＡＭにおいてビット線、Ｉｌｏ線に負荷を設け
ることは、高速化にとって欠かせない回路技術である。
又、この技術は近年スタチックコラムモード可能なダイ
ナミックＲＡＭにも使用されつつある。
第４図は、Ｉｌｏ線に負荷を設けた従来の回路を示す。
図中、１．　２．　３．　４はＮチャネルＭＯＳトラン
ジスタであり、特に１．２はＩ１０線負荷を構成してお
り、５はＰチャネルＭＯＳトランジスタ、ＢＬ、π下は
ビット線対、Ｉｌｏ、　　Ｉ／ではＩ１０線対、Ｉ　Ｏ
ＥＱはイコライズ信号、ｙｉはコラムデコーダの出力信
号である。
この回路の動作原理を、第５図に示す波形図を用いて説
明する。
外部メモリ動作制御信号（ｅｘｔ、　ＣＳ　）が低レベ
ルになると、あるメモリセルの情報がビット線対に伝わ
り、Ｉ１０線対に現われる。Ｉ１０線負荷１゜２により
、低レベル側のＩ１０１０線対完全にＧＮＤにならない
、従って、Ｉ１０線間の電位差は微少であるが、これを
高感度のカレントミラー型センスアンプで増巾するので
、高速動作が可能である。
又、Ｉｌｏ線の電位がフルスイングしないので、イコラ
イズやプリチャージが高速になる利点もある。
ここでは、Ｉ１０線対をＶｃｃ−Ｖｙ　　（Ｖｃｃ；電
源電圧、■ア　；トランジスタ１．２のスレッシホール
ド電圧）にプリチャージしているが、電源電圧Ｖｃｃに
プリチャージする方式もある。しかしこの場合、カレン
トミラー型センスアンプの感度が低下したり、信号ｙｉ
の高レベルがＶｃｃレベルなので書込みに要する時間が
増えたりするといった欠点があるので、Ｉ１０線対を中
間電位にプリチャージするのが主流である。
〔発明が解決しようとする問題点〕
従来の半導体メモリは、以上の様に構成されているので
、電源電圧の変動が生じた場合、アクセス遅延をまねく
という問題点があった。
以下、その現象について詳しく説明する。第６図は、電
源電圧Ｖｃｃが高レベルから低レベルに遷移した場合の
波形図を示している。電源電圧Ｖｃｃが低レベルになっ
ても、Ｉｌｏ線のプリチャージ電位は高い電圧が残って
いる。従って、信号ｅｘｔ、τＳが低レベルになって後
の最初のアクセス時に、Ｉｌｏ線につながるセンスアン
プの感度に依存してアクセス遅延が生じる。さらに、高
レベル側のＩｌｏ線には高い電圧が残っているのでイコ
ライズが不十分になり、次のアドレスのアクセス時にア
クセス遅延が生じるという不良が生じる。
この発明は、上記の様な問題点を解消するためになされ
たもので、電源電圧の変動が生じてもアクセス遅延の起
こらない、高速な半導体メモリを得ることを目的として
いる。
〔問題点を解決するための手段〕
この発明に係る半導体メモリは、メモリ動作アクティブ
期間のみＩｌｏ線又はビット線をプリチャージし、スタ
ンドバイ期間にディスチャージする様にしたものである
。
〔作用〕
この発明におけるＩｌｏ線の電位は、Ｉｌｏ線又はビッ
ト線がメモリ動作アクティブ期間のみプリチャージされ
、スタンドバイ期間にディスチャージされることにより
、電源電圧の変動が生じても高い電圧が残ることが防止
される。
〔実施例〕
第１図に、この発明の一実施例による半導体メモリのチ
ャージ回路を示す。図中、６．７はディスチャージのた
めのＮチャネルＭＯＳトランジスタ、ＣＳは信号ｅｘｔ
、σ茗の反転信号、σ丁は信号ｅｘｔ、　ＣＳの同期信
号であり、他は第４図に示したものと同じである。
この回路の動作原理を、第２図の波形図を用いて説明す
る。
信号ｅｘｔ、　ＣＳが高レベル時、即ちスタンドバイ時
には、信号Ｃ３が低レベル、信号τゑが高レベル故、Ｉ
１０線対の電圧はＧＮＤである。信号ｅｘｔ。
Ｃ８が低レベル、即ちメモリ動作がアクティブになると
、信号で百が低レベル、Ｃ８が高レベルになり、Ｉ１０
線はその電源電圧Ｖｃｃに見合ったレベルにプリチャー
ジされ、図の様に電源電圧Ｖｃｃが変動しても高い電圧
が残ることはない。以後のアクセスは、従来と全く同じ
様に行われ、アクセス遅延は全くなくなる。
又、従来のメモリの動作説明では述べなかったが、アク
ティブ期間中の電源電圧の変動は、Ｉ１０線対のプリチ
ャージ電位をＶｃｃよりトランジスタ３．４のスレッシ
ホールド電圧７１以上に下げていれば、Ｉ１０線の高レ
ベル側の電位はビット線電位に追従するので（ビット線
電位は電源電圧に追従することを仮定している）、やは
りＩ１０線に高い電圧が残ることはない。
なお、上記実施例ではＩ１０線負荷とＩ１０線プリチャ
ージトランジスタが同じ場合を示したが、第３図に示す
様に、これらを別々に設けるようにしてもよい、第３図
において、１１．１２はＮチャネルＭＯＳトランジスタ
であり、その電流駆動能力がトランジスタ１．２の電流
駆動能力より太きいものを設けている。Ｃ３Ｐはパルス
状の信号で、その立上がりは信号Ｃ８と同時であり、立
下がりはコラムが選択される前に立下がる様に設定して
いる。これにより、メモリ動作のアクティブ時の初期に
のみプリチャージ能力が補充され、上記実施例よりもさ
らに高速なプリチャージと安定した読出しが行える様に
なる。
〔発明の効果〕
以上の様に、この発明によれば、Ｉ１０＆ｉ又はビット
線をスタンドバイ期間中にディスチャージ。
アクティブ期間にプリチャージする構成としたので、電
源電圧の変動が生じてもＩ１０線に高い電圧が残ること
がなく、センスアンプの感度低下やイコライズ不足に伴
うアクセス遅延を防止できる高速な半導体メモリが得ら
れる。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体メモリのＩ１０
線を中間電位にプリチャージする負荷をもつ回路を示す
図、第２図は第１図の回路が電源電圧の変動を受けた場
合の動作を説明するための波形図、第３図は本発明の他
の実施例によるチャージ回路を示す図、第４図は従来の
半導体メモリの１１０線プリチヤ一ジ回路を示す図、第
５図は第４図の回路の動作を説明するための波形図、第
６図は第４図の回路で電源電圧の変動が生じた場合の回
路動作を説明するための波形図である。 １．２はプリチャージＭＯＳトランジスタ、６゜７はデ
ィスチャージＭＯＳトランジスタ、１１゜１２はプリチ
ャージ能力を補充するＭＯＳトランジスタ、ＢＬ、ＢＬ
はビット線、Ｖｃｃは電源電圧、ｅｘｔ、　ＣＳは外部
メモリ動作制御信号、ＣＳは信号ｅｘｔ、　ＣＳの反転
信号、で茗は信号ｅｘｔ、　ＣＳの同期信号、Ｃ８Ｐは
信号Ｃ８と同時に立上がるパルス状の信号。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）データ入出力線又はビット線を中間電位にプリチ
    ャージするための負荷を有する半導体メモリにおいて、 上記データ入出力線又はビット線をメモリ動作スタンド
    バイ時にディスチャージ、アクティブ時にプリチャージ
    するためのチャージ回路を備えたことを特徴とする半導
    体メモリ。
  2. （２）上記チャージ回路は、電源電圧と上記データ入出
    力線又はビット線とに接続され外部メモリ動作制御信号
    の反転信号により導通するＮチャネルＭＯＳトランジス
    タと、 接地電位と上記データ入出力線又はビット線とに接続さ
    れ上記外部メモリ動作制御信号の同期信号により導通す
    るＮチャネルＭＯＳトランジスタとからなることを特徴
    とする特許請求の範囲第１項記載の半導体メモリ。
  3. （３）上記メモリ動作アクティブ時の初期にのみ上記チ
    ャージ回路のプリチャージ能力を補充するための回路を
    備えたことを特徴とする特許請求の範囲第１項又は第２
    項記載の半導体メモリ。
  4. （４）上記チャージ回路は、電源電圧と上記データ入出
    力線又はビット線とに接続され外部メモリ動作制御信号
    の反転信号により導通する第１のＮチャネルＭＯＳトラ
    ンジスタと、接地電位と上記データ入出力線又はビット
    線とに接続され上記外部メモリ動作制御信号の同期信号
    により導通する第２のＮチャネルＭＯＳトランジスタと
    からなり、上記プリチャージ能力補充回路は、電源電圧
    と上記データ入出力線又はビット線とに接続され上記外
    部メモリ動作制御信号の反転信号と同時に立上がるパル
    ス状の信号により導通する、上記第１のＮチャネルＭＯ
    Ｓトランジスタより電流駆動能力の大きい第３のＮチャ
    ネルＭＯＳトランジスタからなることを特徴とする特許
    請求の範囲第３項記載の半導体メモリ。
JP62140197A 1987-06-04 1987-06-04 半導体メモリ Pending JPS63304491A (ja)

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