JPH0262785A - ダイナミック型半導体メモリ - Google Patents
ダイナミック型半導体メモリInfo
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- JPH0262785A JPH0262785A JP63214202A JP21420288A JPH0262785A JP H0262785 A JPH0262785 A JP H0262785A JP 63214202 A JP63214202 A JP 63214202A JP 21420288 A JP21420288 A JP 21420288A JP H0262785 A JPH0262785 A JP H0262785A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ダイナミック型半導体メモリに間し、特（こ
ダイナミックラムの入出力線への読み出し方式に関する
。
ダイナミックラムの入出力線への読み出し方式に関する
。
［従来の技術］
従来のこの種のダイナミックラムの読み出し回路は、セ
ンスアンプ、データアンプの２つの増幅回路と一対のビ
ット線、一対の人出力（Ｉｌｏ）線から構成されている
。第５図に従来のダイナミックラムの読み出し回路の一
例を示す。プリチャージ期間中、プリチャージ制御信号
φＰＣは電源電位にあり、読み出し期間に入って、φＰ
Ｃが低レベルになって、φＹＳＷによって、ビット線と
入出力線が接続されるまで、人出力線はプリチャージさ
れた電源電位を保持されており、φＹＳＷ信号によって
、ビット線に接続されると、一方の入出力線の電位が低
下する。この時、ビット線の信号はすてにセンスアンプ
によって増幅され１、方のビット線は電源電位、他方の
ビット線は接地電位（ＧＮＤ）にある。仮に、端子１が
電源電位、端子２が接地電位とすると、センスアンプの
Ｑ３０１、Ｑ３０４はオン状態にあり、ビット線と入出
力線とが接続されると、端子４からＱ３０６、Ｑ３０４
を通して電流が流れて、端子４は放電され電位が低下す
るが、端子３の電位は端子１と同電位であるため変化し
ない。このようにして生じた入出力線間の電位差をデー
タアンプで増幅し、出力バッファに送る方式となってい
た。また通常ビット線と入出力線の容量比は１： １０
程度あるため、φＹＳＷによってビット線と入出力線を
接続すると入出力線の電荷が急激にビット線に流れ込み
、低レベル側のビット線が大きく上昇してしまう。この
時ビット線の増幅が完全に終了していれば問題はないが
、高速性を追求する場合、増幅が完全に終了する前に入
出力線との接続を行うため、ビット線の差信号が一時的
に小さくなり、センスアンプの誤動作によってデータの
反転してしまう危険がある。このため、ビット線から入
出力線への信号出力は、かなり低速で行う必要があり、
高速化が本質的に困難な部分であった。
ンスアンプ、データアンプの２つの増幅回路と一対のビ
ット線、一対の人出力（Ｉｌｏ）線から構成されている
。第５図に従来のダイナミックラムの読み出し回路の一
例を示す。プリチャージ期間中、プリチャージ制御信号
φＰＣは電源電位にあり、読み出し期間に入って、φＰ
Ｃが低レベルになって、φＹＳＷによって、ビット線と
入出力線が接続されるまで、人出力線はプリチャージさ
れた電源電位を保持されており、φＹＳＷ信号によって
、ビット線に接続されると、一方の入出力線の電位が低
下する。この時、ビット線の信号はすてにセンスアンプ
によって増幅され１、方のビット線は電源電位、他方の
ビット線は接地電位（ＧＮＤ）にある。仮に、端子１が
電源電位、端子２が接地電位とすると、センスアンプの
Ｑ３０１、Ｑ３０４はオン状態にあり、ビット線と入出
力線とが接続されると、端子４からＱ３０６、Ｑ３０４
を通して電流が流れて、端子４は放電され電位が低下す
るが、端子３の電位は端子１と同電位であるため変化し
ない。このようにして生じた入出力線間の電位差をデー
タアンプで増幅し、出力バッファに送る方式となってい
た。また通常ビット線と入出力線の容量比は１： １０
程度あるため、φＹＳＷによってビット線と入出力線を
接続すると入出力線の電荷が急激にビット線に流れ込み
、低レベル側のビット線が大きく上昇してしまう。この
時ビット線の増幅が完全に終了していれば問題はないが
、高速性を追求する場合、増幅が完全に終了する前に入
出力線との接続を行うため、ビット線の差信号が一時的
に小さくなり、センスアンプの誤動作によってデータの
反転してしまう危険がある。このため、ビット線から入
出力線への信号出力は、かなり低速で行う必要があり、
高速化が本質的に困難な部分であった。
［発明が解決しようとする問題点コ
上述した従来のダイナミックラムの読み出し方式では、
第５図のＱ３０５を通して放電することによってのみ人
出力線に信号が現れる。この時、Ｑ３０５と同時にオン
しているＱ３０４は使われていないため、センスアンプ
のフリップフロップ回路の能力は生かしきれず、入出力
線の信号が現れる速度は、あまり速くならないという欠
点がある。
第５図のＱ３０５を通して放電することによってのみ人
出力線に信号が現れる。この時、Ｑ３０５と同時にオン
しているＱ３０４は使われていないため、センスアンプ
のフリップフロップ回路の能力は生かしきれず、入出力
線の信号が現れる速度は、あまり速くならないという欠
点がある。
［発明の従来技術に対する相違点コ
上述した従来のダイナミックラムの入出力線が、電源電
位にプリチャージされる方式をとっているのに対し、本
発明は、入出力線が電源と接地との中間電位にプリチャ
ージされるという相違点を有する。
位にプリチャージされる方式をとっているのに対し、本
発明は、入出力線が電源と接地との中間電位にプリチャ
ージされるという相違点を有する。
［問題点を解決するための手段］
本発明の要旨は、プリチャージ期間中の入出力線の電位
を電源電位のアース電位の中間電位に保つための手段を
有し、ビット線から入出力線への信号の読み出しを高速
化したことである。
を電源電位のアース電位の中間電位に保つための手段を
有し、ビット線から入出力線への信号の読み出しを高速
化したことである。
［実施例コ
次に本発明の実施例について、図面を参照して説明する
。第１図に本発明の第１実施例の読み出し回路を示す。
。第１図に本発明の第１実施例の読み出し回路を示す。
プリチャージ期間中、φＰＣが電源電位にあり、入出力
（Ｉ ／百）線はＱ１０７、Ｑ１０８を介して、内部電
源回路に接続され、電源と接地電位（ＧＮＤ）との中間
電位にプリチャージされている。読み出し期間に入って
、φＰＣがＧＮＤ電位になった後、φＹＳＷが電源電位
になると、入出力線はＱ１０５、Ｑ１０６を介してビッ
ト線と接続される。この時ビット線の信号はセンスアン
プによって増幅され、一方が電源、他方がＧＮＤ電位と
なっている。端子１が電源、端子２がＧＮＩ）電位とす
ると、端子１からＱ１０５、Ｑ１０３を通ってφＳＮに
電流が流れて、端子４の電位は低下し、同時にφＳＰか
らＱ１０２、Ｑ１０６を通って端子３に流れて端子３の
電位は上昇する。このようにして生じた入出力線間の電
位差をデータアンプで増幅し、出力バッファに送る方式
となっている。第２図にこの回路のタイムチャートを示
す。
（Ｉ ／百）線はＱ１０７、Ｑ１０８を介して、内部電
源回路に接続され、電源と接地電位（ＧＮＤ）との中間
電位にプリチャージされている。読み出し期間に入って
、φＰＣがＧＮＤ電位になった後、φＹＳＷが電源電位
になると、入出力線はＱ１０５、Ｑ１０６を介してビッ
ト線と接続される。この時ビット線の信号はセンスアン
プによって増幅され、一方が電源、他方がＧＮＤ電位と
なっている。端子１が電源、端子２がＧＮＩ）電位とす
ると、端子１からＱ１０５、Ｑ１０３を通ってφＳＮに
電流が流れて、端子４の電位は低下し、同時にφＳＰか
らＱ１０２、Ｑ１０６を通って端子３に流れて端子３の
電位は上昇する。このようにして生じた入出力線間の電
位差をデータアンプで増幅し、出力バッファに送る方式
となっている。第２図にこの回路のタイムチャートを示
す。
第３図に第２実施例の読み出し回路を示す。この回路は
１／２ＶＣＣセンス方式をとり、プリチャージ期間中φ
ＰＣＩ信号によってＱ２０１〜Ｑ２０３がオンして、ビ
ット線は１／２ＶＣＣ電位にプリチャージされている。
１／２ＶＣＣセンス方式をとり、プリチャージ期間中φ
ＰＣＩ信号によってＱ２０１〜Ｑ２０３がオンして、ビ
ット線は１／２ＶＣＣ電位にプリチャージされている。
この時間時にＱ２１０、Ｑ２１１をオンして、入出力線
をビット線と共通に、１／２ＶＣＣ電位にプリチャージ
する。
をビット線と共通に、１／２ＶＣＣ電位にプリチャージ
する。
読み出し期間に入ってからの動作は第１実施例と同様で
ある。第４図にこの回路のタイムチャートを示す。
ある。第４図にこの回路のタイムチャートを示す。
［発明の効果コ
以上説明したように本発明は入出力線をビット線と接続
し、ビット線の情報を読み出す際に入出力線の初期電位
を電源と接地電位との中間電位に設定することによって
、ＣＭＯＳセンスアンプのＰチャンネル、Ｎチャンネル
の両方のトランジスタを通して人出力線の電位差を拡大
でき、高速でデータの読み出しが可能となる。
し、ビット線の情報を読み出す際に入出力線の初期電位
を電源と接地電位との中間電位に設定することによって
、ＣＭＯＳセンスアンプのＰチャンネル、Ｎチャンネル
の両方のトランジスタを通して人出力線の電位差を拡大
でき、高速でデータの読み出しが可能となる。
第１図は本発明の第１実施例の回路図、第２図は第１実
施例のタイムチャート、第３図は本発明の第２実施例の
回路図、第４図は第２実施例のタイムチャート、第５図
は従来例の回路図、第６図は従来例のタイムチャートで
ある。 １〜４ ・ ・ ・ ・ Ｑ１０１〜Ｑ３ φＳ Ｐ、、 φＳＮ φ Ｙ ＳＷ 拳 ・ ・ φＰＣφ ・ ・ ・ ・・・・・・端子、 ・・トランジスタ、 センスアンプ駆動信号、 ・・−列選択信号、 プリチャージ制御信号。
施例のタイムチャート、第３図は本発明の第２実施例の
回路図、第４図は第２実施例のタイムチャート、第５図
は従来例の回路図、第６図は従来例のタイムチャートで
ある。 １〜４ ・ ・ ・ ・ Ｑ１０１〜Ｑ３ φＳ Ｐ、、 φＳＮ φ Ｙ ＳＷ 拳 ・ ・ φＰＣφ ・ ・ ・ ・・・・・・端子、 ・・トランジスタ、 センスアンプ駆動信号、 ・・−列選択信号、 プリチャージ制御信号。
Claims (2)
- （１）ダイナミック型半導体メモリにして、プリチャー
ジ期間中の入出力線の電位を電源電位とアース電位の中
間電位に保つための手段を有し、ビット線から入出力線
への信号の読み出しを高速化したことを特徴とするダイ
ナミック型半導体メモリ。 - （２）中間電位に保つための手段として、１／２ＶＣＣ
センス方式におけるビット線プリチャージ時に入出力線
もビット線と共通にプリチャージする特許請求の範囲第
１項記載のダイナミック型半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214202A JPH0262785A (ja) | 1988-08-29 | 1988-08-29 | ダイナミック型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214202A JPH0262785A (ja) | 1988-08-29 | 1988-08-29 | ダイナミック型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262785A true JPH0262785A (ja) | 1990-03-02 |
Family
ID=16651921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214202A Pending JPH0262785A (ja) | 1988-08-29 | 1988-08-29 | ダイナミック型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262785A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413291A (ja) * | 1990-05-01 | 1992-01-17 | Sharp Corp | 半導体記憶装置 |
| JPH04134693A (ja) * | 1990-09-25 | 1992-05-08 | Nec Corp | 半導体記憶回路 |
| US5268867A (en) * | 1991-10-07 | 1993-12-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5297092A (en) * | 1992-06-03 | 1994-03-22 | Mips Computer Systems, Inc. | Sense amp for bit line sensing and data latching |
| US6535448B2 (en) | 1999-03-15 | 2003-03-18 | Nec Corporation | Semiconductor integrated circuit device having bidirectional data transfer between a main memory unit and an auxiliary |
| KR100425476B1 (ko) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 |
| KR100762905B1 (ko) * | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
-
1988
- 1988-08-29 JP JP63214202A patent/JPH0262785A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413291A (ja) * | 1990-05-01 | 1992-01-17 | Sharp Corp | 半導体記憶装置 |
| JPH04134693A (ja) * | 1990-09-25 | 1992-05-08 | Nec Corp | 半導体記憶回路 |
| US5268867A (en) * | 1991-10-07 | 1993-12-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5297092A (en) * | 1992-06-03 | 1994-03-22 | Mips Computer Systems, Inc. | Sense amp for bit line sensing and data latching |
| US6535448B2 (en) | 1999-03-15 | 2003-03-18 | Nec Corporation | Semiconductor integrated circuit device having bidirectional data transfer between a main memory unit and an auxiliary |
| US6690615B2 (en) | 1999-03-15 | 2004-02-10 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| KR100425476B1 (ko) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 |
| KR100762905B1 (ko) * | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
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