KR100426912B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와, 메모리 셀 어레이의 판독 데이터가 전송되는 복수의 감지선과, 데이터 감지를 위한 참조 전압이 인가되고, 복수의 감지선에서의 데이터 감지에 공용되는 참조 감지선과, 복수의 감지선과 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 복수의 감지 증폭기를 갖는 감지 증폭기 열을 구비하여 구성된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전류 인입의 유무 또는 대소에 의해 데이터 기억을 행하는 반도체 메모리 장치에 관한 것으로, 특히 데이터선과 참조 데이터선의 전위를 비교하여 데이터 감지를 행하는 감지 증폭기 회로 방식의 개량에 관한 것이다.
반도체 메모리 장치로서, 불휘발적으로 데이터를 기억하여 전기적 재기입을 가능하게 한 EEPROM이 알려져 있다. EEPROM 중에서, 복수의 메모리 셀을 일괄적으로 소거하는 타입을 플래시 메모리라고 한다. 이러한 종류의 반도체 메모리에 있어서는 메모리 셀은 전류 인입의 유무 또는 대소에 의해 데이터를 기억하므로, 전류 판독형의 감지 증폭기 회로가 이용된다. 그와 같은 감지 증폭기 회로로서, 메모리 셀의 데이터가 판독되는 데이터선의 전압을 참조 데이터선의 참조 전압과 비교하여 데이터 판독을 행하는 방식이 많이 이용된다.
도 32는 그와 같은 종래의 감지 증폭기 회로의 구성을 도시하고 있다. 감지증폭기 본체는 차동 증폭기(101)에 의해 구성된다. 차동 증폭기(101)의 한쪽의 입력 단자는 감지선 SN에 접속되고, 다른 쪽의 입력 단자는 참조 감지선 RSN에 접속된다. 감지선 SN 및 참조 감지선 RSN에는 각각 전류원 부하(102, 201)가 접속되어 있다. 감지선 SN 및 참조 감지선 RSN은 각각 분리 회로(클램프 회로)(105, 202)를 통해 데이터선 DL 및 참조 데이터선 RDL에 접속된다.
데이터선 DL로는 메모리 셀 MC의 데이터가 판독된다. 구체적으로, 플래시 메모리가 대용량인 경우, 메모리 셀 MC의 데이터는 로컬 비트선 BL로 판독되고, 이것이 제1 컬럼 게이트(103)를 통해 메인 비트선 MBL로 전송되고, 또한 제2 컬럼 게이트(104)를 통해 데이터선 DL로 전송되듯이, 다단의 선택 경로를 통해 판독된다. 참조 데이터선 RDL에는 메모리 셀 MC의 데이터 "0", "1"일 때의 셀 전류의 중간 전류치로 설정된 전류원(203)이 접속되고, 또한 데이터선 DL과의 용량 밸런스를 잡기 위해서 더미 데이터선 용량 CR이 접속된다.
참조 감지선 RSN 측의 전류원 부하(201), 분리 회로(202) 및 참조 데이터선 RDL은 감지선 SN로 전송되는 셀 데이터의 전압을 검출하기 위한 참조 전압을 생성하는 참조 전압 발생 회로(200)를 구성하고 있다.
데이터선 DL의 부하가 크기 때문에, 그 전압 진폭을 억제하여 데이터 검출하는 것이 고속 감지를 위해 필요하다. 이 때문에, 데이터선 DL의 전압 진폭을 억제하는 클램프 회로(105)가 데이터선 DL과 감지선 SN 사이에 설치된다. 이 클램프 회로(105)에 의해 데이터선 DL을 감지선 SN으로부터 분리할 수 있도록 하며, 이에 따라 감지선 SN의 용량을 작게 한다.
구체적으로, 데이터선 DL과 감지선 SN의 판독 데이터 "0", "1"일 때의 전압 진폭의 관계는 도 33에 도시된 바와 같다. 감지선 SN에서의 "0", "1" 데이터의 전압 진폭 ΔVSN은 데이터선 DL의 전위 진폭 ΔVDL의 4배 정도가 되도록 설정된다.
클램프 회로를 설치함으로써 감지선 SN의 용량은 작아지지만, 감지선 SN과 참조 감지선 RSN의 용량 밸런스도 감지 속도에 영향을 준다. 즉, 도 33에서 설명한 바와 같이 감지선 SN의 진폭은 데이터선 DL의 진폭보다 4배 정도 크게 하고 있다. 또한, 감지선 SN의 용량은 데이터선 DL의 용량의 1/10 정도이고, 부하(102) 측에서 본 충전할 전하량의 약 30% 가까이는 감지선 SN의 용량 충전에 해당한다. 이 때문에, 감지선 SN과 참조 감지선 RSN의 용량을 맞춰 두지 않으면, 양자의 충전 속도의 차이에 의해, 결과적으로 데이터 감지가 지연된다. 즉, 고속의 데이터 감지를 행하기 위해서는 데이터선 DL과 참조 데이터선 RDL의 용량 밸런스와 함께 감지선 SN과 참조 감지선 RSN의 용량 밸런스를 잡는 것이 중요하다.
클램프 회로(105)는 데이터선 DL을 통해 셀 어레이의 비트선 BL에 주어지는 판독시의 드레인 전압을 억제하는 목적도 있다. 데이터 판독시는 전류의 유무를 검출하기 위해서, 워드선 WL로부터 메모리 셀의 제어 게이트에는 양의 판독 전압을 제공하고, 비트선 BL로부터 양의 드레인 전압을 제공한다. 이 전압 관계는 데이터 "0" 기입시와 동일하며, 드레인 전압이 높으면, 약간의 기입 현상(소프트 라이트 현상)이 생긴다. 이것을 방지하기 위해서는 메모리 셀 MC가 5극관 동작하지 않을 정도로 드레인 전압을 낮게 할 필요가 있고, 클램프 회로(105)가 그 기능을 한다.
한편, 감지선 SN의 고속 충전을 위해서는 전류원 부하(102)의 트랜지스터 사이즈(채널 폭)를 크게 하는 것이 유효하지만, 이것도 한계가 있다. 이러한 점을 구체적으로 설명한다. 도 34는 전류원 부하(102)의 트랜지스터 사이즈와 충전 시간 및 감지선 용량 CSN의 관계를 도시하고 있다. 부하 트랜지스터의 사이즈가 작을 경우에는 부하 트랜지스터의 용량보다, 감지선 SN의 배선 용량 및 감지선 SN에 접속되는 다른 회로의 용량이 지배적이고, 감지선 용량 CSN의 기울기는 작다. 그러나, 부하 트랜지스터의 사이즈가 커지면, 부하 트랜지스터의 게이트 용량 및 접합 용량이 상대적으로 커져, 감지선 용량 CSN의 증대 커브가 커진다. 충전 시간은 부하 트랜지스터의 사이즈가 작을 경우에는 사이즈의 증대에 따라 급격히 작아지지만, 사이즈가 어느 정도 이상 커지면, 자신의 충전에 필요한 시간이 지배적이 되어, 기울기는 작아진다. 이상에서, 감지선의 충전을 가속하기 위해서 부하 트랜지스터 사이즈를 크게 하는 것에는 한계가 있다.
최근, 플래시 메모리에 있어서도, DRAM에서와 마찬가지의 페이지 모드나 버스트 모드의 탑재가 행해지게 되어 있다. 이들 모드를 탑재하기 위해서는 예를 들면 1페이지=8word=128bit분의 감지 증폭기를 배치하는 것이 필요하다. 그러나, 상술한 바와 같이 전류 판독형의 감지 증폭기에서는 용량과 면적이 큰 더미 데이터선 용량을 설치한 참조 데이터선을 필요로 하므로, 다수의 감지 증폭기를 배치하면, 더미 데이터선 용량 때문에 칩 면적이 큰게 된다.
도 32에 도시한 바와 같이 감지선 SN과 참조 감지선 RSN 사이에는 데이터 감지에 앞서 감지선 SN과 참조 감지선 RSN 사이, 즉 데이터선 DL과 참조 데이터선 RDL 사이를 단락하여, 이들을 동 전위로 설정하기 위한 이퀄라이즈 회로(106)가 설치되어 있다. 여기서는, 이퀄라이즈 회로(106)는 n 채널 MISFET에 의해 구성되어 있다.
이퀄라이즈 회로(106)는 도 36에 도시한 바와 같이 이퀄라이즈 신호 EQL에 의해 선택적으로 온 구동되어, 감지선 SN과 참조 감지선 RSN 사이를 단락한다. 이 때, 이퀄라이즈 신호 EQL의 시간 폭 t1-t0은 감지선 SN과 참조 감지선 RSN을 단락하는데 필요한 최적치로 설정하는 것이 고속 감지 동작을 위해서 필요하다. 이퀄라이즈 신호 EQL이 "L"이 되어, 이퀄라이즈 동작을 해제한 후, 감지선 SN과 참조 감지선 RSN 사이의 전압 차가 데이터선 DL과 참조 데이터선 RDL의 전압 차에 따라 확대되어, 그 차 전압 ΔV가 임의의 값으로 되는 감지 출력 SAout을 얻을 수 있다.
이퀄라이즈 신호 EQL의 시간 폭이 지나치게 짧으면, 확실한 이퀄라이즈를 할 수 없어, 오판독의 원인이 되거나, 데이터에 의해 감지선 SN과 참조 감지선 RSN의 전압 차를 역전시킬 필요가 있기 때문에, 감지 동작이 지연된다. 이퀄라이즈 신호 EQL이 지나치게 긴 경우도, 감지 동작이 지연된다.
상술한 종래의 플래시 메모리에 있어서, 이퀄라이즈 회로(106)에 대하여 주의해야 할 것은 스위칭 노이즈이다. 도 36에 도시한 바와 같이 이퀄라이즈 회로를 구성하는 MISFET의 게이트·소스간 및 게이트·드레인간에는 용량 C1, C2가 있다. 이 용량 C1, C2에 기인하여, 도 37에 도시한 바와 같이 이퀄라이즈 해제시, 즉 이퀄라이즈 신호 EQL이 "H"로부터 "L"로 변화하였을 때, 참조 감지선 RSN 및 감지선SN에 큰 스위칭 노이즈 N1, N2가 중첩한다.
도 1은 본 발명의 실시예에 따른 플래시 메모리의 등가 회로를 나타내는 도면.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 메모리 셀 어레이의 등가 회로를 나타내는 도면.
도 3은 본 발명의 실시예에 따른 플래시 메모리의 메모리 셀 구조를 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 플래시 메모리의 컬럼 디코더 및 컬럼 게이트의 등가 회로를 나타내는 도면.
도 5는 본 발명의 실시예에 따른 플래시 메모리의 감지 증폭기 회로의 주요부 구성예를 나타내는 등가 회로.
도 6은 감지 증폭기 회로의 다른 주요부 구성예를 나타내는 등가 회로.
도 7a∼도 7c는 도 5의 차동 증폭기의 구성예를 나타내는 도면.
도 8a, 도 8b는 도 5의 전류원 부하의 구성예를 나타내는 도면.
도 9a, 도 9b는 도 5의 클램프 회로의 구성예를 나타내는 도면.
도 10은 도 5의 더미 감지선 용량의 구성예를 나타내는 도면.
도 11은 동 실시예의 페이지 모드의 판독 동작을 설명하기 위한 타이밍도.
도 12는 감지 증폭기 회로의 다른 구성예를 나타내는 도면.
도 13은 감지 증폭기 회로의 다른 구성예를 나타내는 도면.
도 14는 감지선 충전 가속 회로를 설치한 구성을 나타내는 도면.
도 15는 감지선 충전 가속 회로를 설치한 다른 구성을 나타내는 도면.
도 16은 이퀄라이즈 회로를 구비한 감지 증폭기 회로의 구성예를 나타내는 도면.
도 17은 이퀄라이즈 회로를 구비한 감지 증폭기 회로의 다른 구성예를 나타내는 도면.
도 18은 이퀄라이즈 회로를 구비한 감지 증폭기 회로의 다른 구성예를 나타내는 도면.
도 19는 이퀄라이즈 회로를 구비한 감지 증폭기 회로의 또다른 구성예를 나타내는 도면.
도 20은 이퀄라이즈 회로의 구성예를 나타내는 등가 회로.
도 21은 그 이퀄라이즈 회로의 레이아웃을 나타내는 도면.
도 22는 그 이퀄라이즈 회로에 의한 스위칭 노이즈를 설명하기 위한 도면.
도 23은 이퀄라이즈 회로의 다른 구성예를 나타내는 도면.
도 24는 그 이퀄라이즈 회로의 스위칭 노이즈를 설명하기 위한 도면.
도 25는 그 스위칭 노이즈의 발생 형태를 나타내는 도면.
도 26은 도 23의 구성을 개량한 이퀄라이즈 회로의 구성예를 나타내는 도면.
도 27은 도 23의 구성을 개량한 다른 이퀄라이즈 회로의 구성예를 나타내는도면.
도 28은 다른 실시예에 따른 이퀄라이즈 회로의 구성예를 나타내는 도면.
도 29는 도 28의 이퀄라이즈 회로의 동작을 설명하기 위한 타이밍도.
도 30은 다른 실시예에 따른 이퀄라이즈 회로의 구성예를 나타내는 도면.
도 31은 이퀄라이즈 회로를 구비한 감지 증폭기 회로의 다른 구성예를 나타내는 도면.
도 32는 종래의 감지 증폭기 회로의 구성을 나타내는 도면.
도 33은 데이터 감지시의 데이터선과 감지선의 전위 변화를 나타내는 도면.
도 34는 부하 사이즈와 감지선 용량 및 데이터선 충전 속도의 관계를 나타내는 도면.
도 35는 이퀄라이즈 회로에 의한 이퀄라이즈 동작을 설명하기 위한 도면.
도 36은 그 이퀄라이즈 회로에 의한 용량 결합 형태를 나타내는 도면.
도 37은 그 이퀄라이즈 회로에 의한 스위칭 노이즈를 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리 셀 어레이
2 : 로우 디코더
3 : 컬럼 디코더
4 : 컬럼 게이트
5 : 감지 증폭기 회로
6 : 페이지 버퍼
7a : 데이터 출력 버퍼
7b : 데이터 입력 버퍼
8 : 어드레스 버퍼
9 : 컨트롤러 회로
10 : 승압 회로
11 : 소스 웰 디코더
본 발명에 따른, 반도체 메모리 장치는 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와, 이 메모리 셀 어레이 판독 데이터가 전송되는 복수의 감지선과, 데이터 감지를 위한 기준 전압이 인가되고, 상기 복수의 감지선에서의 데이터 감지에 공용되는 참조 감지선과, 상기 복수의 감지선과 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 복수의 감지 증폭기를 갖는 감지 증폭기 열을 구비하여 구성된다.
〈실시예〉
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 플래시 메모리의 블록 구성을 도시하고 있다. 메모리 셀 어레이(1)는 워드선 WL과 비트선 BL이 복수개씩 상호 교차하여 배치되고, 각 교차부에 메모리 셀 MC를 배치하여 구성된다. 구체적으로, 본 실시예에서는 메모리 셀 어레이(1)는 도 2에 도시한 바와 같이 적층 게이트 MISFET 구조의 메모리 셀 MC를 NOR형으로 접속하여 구성되어 있다.
메모리 셀 어레이(1)의 워드선 선택을 위해 로우 디코더(2)가 설치되고, 비트선 선택을 위해 컬럼 디코더(3)와, 이에 따라 선택적으로 활성화되는 컬럼 게이트(4)가 설치되어 있다. 어드레스는 어드레스 버퍼(8)를 통해 컨트롤 회로(9)에 보내지고, 내부 로우 어드레스 신호 및 내부 컬럼 어드레스 신호가 각각 로우 디코더(2) 및 컬럼 디코더(3)에 전송된다.
데이터 기입 및 소거에는 후술하는 바와 같이 전원 전위를 승압한 전위가 이용된다. 이 때문에, 컨트롤 회로(9)에 의해 동작 모드에 따라 제어되는 승압 회로(10)가 설치되어 있다. 승압 회로(10)의 출력은 로우 디코더(2)나 컬럼 디코더(3)를 통해, 워드선 WL이나 비트선 BL에 공급된다. 또한, 메모리 셀 어레이(1)는 일괄 소거의 단위별로 블록으로 나누어지고, 각 블록의 웰 전위를 제어하기 위해서 웰 디코더(11)가 설치되어 있다.
본 실시예의 플래시 메모리는 페이지 모드 탑재이고, 감지 증폭기 회로(5)는 1페이지분(예를 들면, 128비트분)의 데이터선 DL에 각각 접속되는 감지 증폭기를 갖는다. 감지 증폭기 회로(5)에 의해 판독된 데이터는 페이지 버퍼(6)에 유지되고, 컨트롤 회로(9)로부터의 제어에 의해, 1페이지분의 데이터가 랜덤 액세스되어, 데이터 출력 버퍼(7a)를 통해 출력되도록 되어 있다. 기입 데이터는 데이터 입력 버퍼(7b)를 통해 페이지 버퍼(6)에 일단 유지되고, 컨트롤 회로(9)의 제어에 의해 데이터선 DL로 전송된다.
도 3은 메모리 셀 MC의 구조를 도시하고 있다. 메모리 셀 MC는 전하 축적층으로서의 부유 게이트(24)와 제어 게이트(26)가 적층된 MISFET 구조를 갖는 불휘발성 메모리 셀이다. p형 실리콘 기판(20)에 n형 웰(21)이 형성되고, n형 웰(21) 내에 p형 웰(22)이 형성되고, 이 p형 웰(22)에 메모리 셀 MC가 형성되어 있다.
메모리 셀 MC는 p형 웰(22) 상에 게이트 절연막(23)을 통해 다결정 실리콘막에 의한 부유 게이트(24)가 형성되고, 또한 부유 게이트(24) 상에 절연막(25)을 통해 다결정 실리콘막에 의한 제어 게이트(26)가 형성되고, 제어 게이트(26)에 자기정합적으로 소스 및 드레인 확산층(27, 28)이 형성되어 구성된다. 제어 게이트(26)는 매트릭스의 일 방향으로 연속적으로 형성되어 워드선 WL이 된다. 드레인 확산층(28)은 비트선 BL에 접속되고, 소스 확산층(27)은 소스선 SL에 접속된다.
p형 웰(22)은 데이터의 일괄 소거의 단위(이하, 이것을 블록이라 함)별로 독립적으로 형성된다. 도 2는 하나의 블록 내의 셀 어레이의 일부를 도시하고 있으며, 블록 내에서 워드선 WL 및 비트선 BL이 상호 교차하는 방향으로 연속하고, 소스선 SL에는 블록 내의 전체 메모리 셀의 소스가 공통 접속된다. 따라서, 후술하는 바와 같이 각 블록마다 독립하는 비트선 BL은 로컬 비트선이 되고, 이것이 선택적으로 상위의 메인 비트선에 접속되게 된다.
메모리 셀 MC의 동작은 다음과 같다. 데이터 기입은 p형 웰(22) 및 소스선 SL을 0V로 하고, 선택 워드선 WL에 10V 정도의 기입 전위를 인가하고, 비트선 BL에는 데이터 "0", "1"에 따라, 6V, 0V를 제공한다. "0" 데이터가 주어진 메모리 셀에서는 드레인, 소스 사이의 강한 가로 방향 전계에 의해 열 전자가 생성되고, 이것이 부유 게이트(24)에 주입된다. "1" 데이터인 경우 이와 같은 전자 주입은 생기지 않는다.
이에 의해, 부유 게이트에 전자가 주입되어 임계치가 높아진 상태가 "0"이다. "1" 데이터인 경우에는 열 전자가 생성되지 않고, 따라서 부유 게이트에 전자가 주입되지 않고, 소거 상태, 즉 임계치가 낮은 "1" 데이터 상태를 유지한다.
데이터 소거는 블록 단위로 일괄 소거가 행해진다. 이 때, n형 웰(21)과 함께, 선택된 블록의 p형 웰(22) 및 소스선 SL에 10V 정도의 전압을 인가하고, 또한 선택된 블록 내의 전체 워드선 WL에 -7V 정도의 전압을 인가한다. 이에 의해, 블록 내의 메모리 셀의 게이트 절연막(23)에 큰 전계가 걸려, Fowler-Noldheim 전류(터널 전류)에 의해 부유 게이트의 전자가 방출되어, 데이터 "1"의 소거 상태로 된다.
데이터 판독은 선택 워드선에, 데이터 "0", "1"의 임계치의 중간 값으로 설정된 판독 전압을 제공하고, 메모리 셀의 전류 인입의 유무를 비트선에 접속되는 감지 증폭기로 판정한다.
도 4는 컬럼 디코더(3) 및 컬럼 게이트(4)의 구성을 도시하고 있다. 상술한 바와 같이 메모리 셀 어레이(1)의 각 블록 BLKi, BLKi+1, …마다의 비트선 BL은 예를 들면 4개씩, 컬럼 게이트 트랜지스터 QN0∼QN3, QN4∼QN7, …을 통해 메인 비트선 MBL0, MBL1, …에 선택적으로 접속된다. 컬럼 디코더(3)는 각 블록의 비트선 선택을 행하는 제1 컬럼 디코드 회로 CD1과, 메인 비트선 선택을 행하는 제2 컬럼 디코드 회로 CD2를 갖는다.
제1 컬럼 디코드 회로 CD1의 출력선인 제1 컬럼 선택선 Hi, Hi+1, …에 의해 컬럼 게이트 트랜지스터 QN0∼QN3, QN4∼QN7, …의 게이트가 제어된다. 제2 컬럼 디코드 회로 CD2의 출력선인 제2 컬럼 선택선 D에 의해 메인 비트선 선택을 행하는 컬럼 게이트 트랜지스터 QN21, QN22, …의 게이트가 제어된다.
이상에 의해, 제1 컬럼 선택선 Hi, Hi+1, …에 의해 활성화된 컬럼 게이트 트랜지스터를 통해, 선택 블록의 선택 비트선 BL이 메인 비트선 MBL에 접속되고,또한 메인 비트선 MBL이 제2 컬럼 선택선 D에 의해 활성화되는 컬럼 게이트 트랜지스터를 통해, 데이터선 DL에 접속되게 된다.
도 5는 데이터선 DL에 접속되는 감지 증폭기 회로(5)의 주요부 구성을 도시하고 있다. 본 실시예에서는 페이지 모드 동작을 행하기 위해서, 감지 증폭기 회로(5)에는 1페이지(예를 들면, 1페이지=8words=128bits)분의 감지 증폭기가 배치되지만, 이들 다수의 감지 증폭기가 복수개씩, 참조 전압 발생 회로를 공유하여 구성되는 것이 본 실시예에서의 기본적인 특징이다. 도 5에서는 하나의 감지 증폭기 열(50)과, 이 감지 증폭기 열(50) 내의 각 감지 증폭기가 공유하는 참조 전압 발생 회로(60)의 구성을 도시하고 있다.
감지 증폭기 열(50)의 각 감지 증폭기 본체는, 도 5의 경우 차동 증폭기(51)로서, 차동 증폭기(51)의 하나의 입력 단자는 각각 독립하는 감지선 SN에 접속되고, 다른 입력 단자는 참조 감지선 RSN에 공통 접속되어 있다. 각 감지선 SN은 각각 게이트와 드레인을 접속한 p 채널 MISFET(이하, PMOS 트랜지스터라고 함) QP1로 이루어지는 전류원 부하(52)를 통해 전원 Vcc에 접속된다. 참조 감지선 RSN도 마찬가지로, 게이트와 드레인을 접속한 PMOS 트랜지스터 QP2로 이루어지는 전류원 부하(61)를 통해 전원 Vcc에 접속된다.
각 감지선 SN은 게이트에 소정의 바이어스 BIAS가 인가된 n 채널 MISFET(이하, NMOS 트랜지스터라고 함) QN41로 이루어지는 클램프 회로(분리 회로: 53)를 통해, 데이터선 DL에 접속된다. 참조 감지선 RSN도 마찬가지로, 게이트에 소정의 바이어스 BIAS가 인가된 NMOS 트랜지스터 QN42로 이루어지는 클램프 회로(62)를 통해, 참조 데이터선 DL에 접속된다. 이들 클램프 회로(53, 62)는 종래와 마찬가지로, 데이터선 DL, 참조 데이터선 RDL의 전위 진폭을 억제하여, 감지선 SN, 참조 감지선 RSN을 크게 전위 진폭시키기 위해서 설치되어 있다.
참조 데이터선 RDL에는, 데이터선 DL에 접속되는 메모리 셀 MC의 "0", "1" 데이터의 전류치의 중간 전류를 흘리는 전류원(63)이 접속된다. 데이터선 DL은 상술한 바와 같이 다단의 컬럼 게이트 트랜지스터를 통해 비트선 BL에 접속되기 때문에, 큰 용량을 갖는다. 따라서, 참조 데이터선 RDL에는 상술한 데이터선 DL의 용량과 실질적으로 동일한 부하 용량이 되도록, 더미 데이터선 용량 CR이 접속된다.
참조 감지선 RSN, 이것에 접속된 전류원 부하(61) 및 참조 감지선 RSN이 클램프 회로(62)를 통해 접속된 참조 데이터선 RDL의 부분이, 감지 증폭기 열(50)에서 공유되는 참조 전압 발생 회로(60)를 구성하고 있다. 이와 같은 참조 전압 발생 회로(60)의 구성에 의해, 참조 감지선 RSN에는 각 감지선 SN에서의 데이터 감지의 기준 전압이 주어진다.
도 6은 감지 증폭기 열(50)과 참조 전압 발생 회로(60)의 다른 구성 예이다. 본 예에서 감지 증폭기 본체는, 인버터(51a)를 이용하고 있다. 감지 증폭기 본체가 차동 증폭기가 아니기 때문에, 참조 감지선 RSN에 접속되는 전류원 부하(61)와, 각 감지선 SN에 접속되는 전류원 부하(52)는 전류 미러 회로를 구성하고 있다. 즉, 전류원 부하(61)의 PMOS 트랜지스터 QP2는 게이트와 드레인이 공통으로 참조 감지선 RSN에 접속되고, 각 감지 증폭기의 전류원 부하인 PMOS 트랜지스터 QP1의 게이트는 참조 감지선 RSN에 접속된다.
또, 차동 증폭기(51)는 도 7a-7c와 같이 구성할 수 있다. 도 7a는 차동 PMOS 트랜지스터 QP21, QP22의 쌍과, NMOS 트랜지스터 QN31, QN32에 의한 전류 미러 부하를 갖는 하나의 연산 증폭기 OP에 의해 구성한 예이다. 도 7b는 2단의 연산 증폭기 OP1, OP2를 이용한 예이다. 도 7c는 입력단에 두 개의 연산 증폭기 OP11, OP12를 병설함과 함께, 이들 출력의 차를 취하는 연산 증폭기 OP13을 설치한 예이다.
부하(52)는 도 8a에 도시한 바와 같이 저항 R을 이용하여도 되고, 도 8b에 도시한 바와 같이 게이트를 접지한 PMOS 트랜지스터 QP1을 이용할 수도 있다.
클램프 회로(53)에 대해서는 도 9a에 도시한 바와 같이 NMOS 트랜지스터 QN41의 게이트를 구동하는 바이어스 전압 발생 회로(531)를 설치하는 구성으로 하여도 되고, 도 9b에 도시한 바와 같이 인버터(532)에 의해 데이터선 DL의 전위를 귀환하여 NMOS 트랜지스터 QN41의 게이트를 제어하도록 한 귀환형으로 하여도 된다. 이 경우, 클램프 회로의 바이어스 전압 발생 회로(531)는, 바람직하게는 감지선 SN과 참조 감지선 RSN으로 공유한다. 공유하면, 감지 동작 개시시에 바이어스 전압 BIAS를 타는 노이즈를 본체측과 참조측으로 동일하게 할 수 있다.
도 11은 본 실시예에 따른 플래시 메모리의 페이지 모드에서의 판독 동작 타이밍을 도시하고 있다. 페이지 어드레스 Add를 입력하고, 메모리 셀을 선택하여, 선택 메모리 셀 데이터를 감지하고, 그 감지 결과를 페이지 버퍼에 래치한다. 여기까지의 내부 동작에는 메인 비트선 및 로컬 비트선이 연결된 큰 부하 용량의 데이터선의 충방전을 이용하기 때문에, 예를 들면 100㎱의 시간을 필요로 한다. 1페이지분의 데이터가 페이지 버퍼에 래치된 후에는 페이지내 어드레스를 a0, a1, a2, …와 같이 고속으로 전환하여, 대응하는 데이터 D0, D1, D2, …를 출력한다. 이 페이지내 액세스는, 큰 부하 용량의 충방전은 없으므로, 예를 들면 25㎱ 정도로 충분하다.
본 실시예에 따르면, 종래와 같이 참조 전압 발생 회로를 각 감지 증폭기마다 설치하지 않고, 복수의 감지 증폭기를 포함하는 감지 증폭기 열(50)로 하나의 참조 전압 발생 회로(60)를 공유하고 있다. 따라서, 큰 면적을 필요로 하는 더미 데이터선 용량 CR의 수(즉, 용량 면적)를 줄여, 플래시 메모리의 칩 면적을 작게 할 수 있다.
그러나, 상술된 바와 같이 감지 증폭기 열(50)이 참조 전압 발생 회로(60)를 공유하면, 참조 감지선 RSN에는 복수의 감지 증폭기 본체가 접속되기 때문에, 감지선 SN과 참조 감지선 RSN과의 용량 밸런스가 크게 무너진다. 종래의 기술에서 설명한 바와 같이 고속의 데이터 감지를 행하기 위해서는 데이터선 DL과 참조 데이터선 RDL의 용량 밸런스와 함께, 감지선 SN과 참조 감지선 RSN의 용량 밸런스를 잡는 것도 중요하다.
이러한 점을 고려하여 바람직하게는 도 5에 도시한 바와 같이 각 감지선 SN에 더미 감지선 용량 CS를 부가한다. 이와 같이 참조 감지선 RSN에 복수의 감지 증폭기를 접속한 것에 따른 참조 감지선 RSN의 용량 증대에 적당하도록, 감지선 SN의 용량을 의도적으로 크게 하여, 감지선 SN과 참조 감지선 RSN의 용량을 실질적으로 동일하게 되도록 한다. 도 6의 감지 증폭기 구성의 경우도 마찬가지이다.
도 5에서의 더미 감지선 용량 CS는 예를 들면 도 10에 도시한 바와 같이 감지 증폭기 본체인 차동 증폭기(51)의 입력단 PMOS 트랜지스터의 게이트 면적과 동일한 게이트 면적의 PMOS 트랜지스터를 (감지 증폭기 수-1)개 병설하면 된다. 도 6의 경우의 더미 감지선 용량 CS도 마찬가지로, 전류원 부하(52)의 PMOS 트랜지스터와 동일한 게이트 면적의 PMOS 트랜지스터를 (감지 증폭기 수-1)개 병설하면 된다.
이와 같이 감지선 SN에 더미 감지선 용량을 부가하여, 참조 감지선 RSN과의 용량 밸런스를 잡음으로써, 감지 증폭기 열(50)이 참조 전압 발생 회로(60)를 공유하는 구성으로 한 경우에 고속 액세스를 가능하게 할 수 있다.
여기까지의 실시예에서는 1페이지분의 다수의 감지 증폭기를 예를 들면 8개씩의 감지 증폭기 열로 등분하여, 각 감지 증폭기 열에 대하여 하나의 참조 전압 발생 회로를 설치하는 것으로 하였다. 그러나, 실제 플래시 메모리에서는 감지 증폭기군을 등분할 수 없는 경우도 있다. 대표적으로는, 플래시 메모리가 용장 회로 방식을 채용하여, 스페어 컬럼의 데이터선(스페어 데이터선)을 갖고, 각 스페어 데이터선에 감지 증폭기를 설치하는 경우이다.
이와 같은 경우에는 다른 감지 증폭기 수의 감지 증폭기 열을 공존시키도록 한다. 즉, 도 12에 도시한 바와 같이 m개(m은 2 이상의 정수)의 감지 증폭기를 포함하는 제1 감지 증폭기 열(50A)과, n개(n은 m보다 작은 2 이상의 정수)의 감지 증폭기를 포함하는 제2 감지 증폭기 열(50B)을 공존시킨다. 감지 증폭기 열(50A) 측에서는 각 감지선 SN에, (m-1)개의 PMOS 트랜지스터 상당의 더미 감지 용량 CS1을접속하고, 감지 증폭기 열(50B) 측에서는 각 감지선 SN에, (n-1)개의 PMOS 트랜지스터 상당의 더미 감지선 용량 CS2를 접속한다.
구체적으로 예를 들면, 제1 감지 증폭기 열(50A)은 예를 들면 m=8개씩의 노멀 데이터선 DL마다 접속되고, 제2 감지 증폭기 열(50B)은 n=2∼3개의 스페어 데이터선에 접속되는 것으로 한다.
이와 같이 하면, 각 감지 증폭기 열(50A, 50B)에서, 참조 감지선 RSN과 감지선 SN의 용량 밸런스를 잡을 수 있다.
그런데, 도 12의 구성에서는 제1 감지 증폭기 열(50A)의 더미 감지선 용량 CS1과 제2 감지 증폭기 열(50B)의 더미 감지선 용량 CS2는, 각각의 감지 증폭기 열 내에서 용량 밸런스를 잡는다고 하면, m>n에 대응하여, CS1>CS2가 된다. 따라서, 각 감지 증폭기 열(50A, 50B) 내에서의 용량 밸런스는 얻을 수 있지만, 각 감지 증폭기에 의한 데이터선 충전 속도, 즉 감지 속도에 차가 생기게 된다.
이와 같은 감지 속도의 차이를 생기게 않게 하기 위해서는 두 개의 감지 증폭기 열(50A, 50B)의 각 감지선 SN에 접속되는 더미 감지선 용량을 정합하는 것이 바람직하다. 예를 들면, 도 13에 도시한 바와 같이 도 12의 구성을 기본으로 하여, 제2 감지 증폭기 열(50B) 측에서는 감지선 SN 및 참조 감지선 RSN에 또 하나의 더미 감지선 용량 CS3을 접속한다. 이 때, 제1 감지 증폭기 열(50A) 사이에서, 더미 감지선 용량 CS1, CS2, CS3의 관계는 CS1=CS2+CS3으로 한다.
이렇게 하여, 제2 감지 증폭기 열(50B) 내에서의 용량 밸런스가 다소 무너져도, 제1 감지 증폭기 열(50A)과 제2 감지 증폭기 열(50B)에 감지선 용량을 배열하여, 이들 감지 증폭기 열(50A, 50B)의 데이터선 충전 속도를 동일하게 함으로써, 고속 감지가 가능하게 된다.
도 5의 구성에서, 전류원 부하(52, 61)의 PMOS 트랜지스터 사이에서, 게이트 면적의 변동에 의해 임계치의 변동이 생긴 경우, 감지 속도에 악영향이 생긴다. 임계치의 변동은 통상, 게이트 면적의 1/2 제곱에 반비례한다. 구체적으로, 이와 같은 임계치의 변동이 있으면, 감지선 SN과 참조 감지선 RSN 사이에 임계치(절대치)의 차분을 초과하는 전위차가 생기지 않으면 데이터 판정을 할 수 없으므로, 그만큼 감지 속도가 늦어진다.
이에 대하여 본 실시예에서는 전류원 부하(52, 61)의 게이트 면적을, 예를 들면 차동 증폭기(51)의 입력단 PMOS 트랜지스터의 게이트 면적보다 크게 하여, 임계치의 변동을 작게 하는 것이 유효하다. 통상, 부하 사이즈를 지나치게 크게 하는 것은 도 34에서 설명한 바와 같이 감지선의 용량의 증대를 초래하므로, 바람직하지 않다. 그러나, 본 실시예에서는 참조 감지선 RSN을 복수의 감지선으로 공유함으로써 참조 감지선 RSN의 용량은 통상보다 수 배 커져, 이에 대응하여 감지선 SN에 더미 감지 용량 CS를 부가하여, 감지선 용량도 큰 것으로 하고 있다. 따라서, 전류원 부하(52, 61)의 게이트 면적을 크게 해도, 그에 따른 감지선 용량으로의 영향은 적고, 전류원 부하의 임계치 변동의 저감 효과를 기대할 수 있다.
도 6의 구성의 경우도 마찬가지로, 전류원 부하(52, 61)의 PMOS 트랜지스터의 게이트 면적을 인버터(51a)의 게이트 면적보다 크게 하여, 임계치의 변동의 영향을 저감시키는 것이 유효하다.
본 발명에서, 감지선 및 참조 감지선의 용량이 종래보다 커지기 때문에, 감지시의 데이터선, 즉 비트선의 충전에 그만큼 시간이 걸린다. 이에 대하여, 데이터선 충전을 가속하는 회로를 설치하는 것이 유효하다. 예를 들면, 도 14에 도시한 바와 같이 클램프 회로(53)의 데이터선 DL 측에 충전 가속용 NMOS 트랜지스터 QN61의 일단을 접속한다. NMOS 트랜지스터 QN61의 타단은 스위치 SW를 통해 전원 Vcc에 접속하고, 게이트에는 클램프 회로(53)의 NMOS 트랜지스터 QN41과 동일한 바이어스 BIAS를 인가한다.
이렇게 하여, 데이터 감지시, 스위치 SW를 온 상태로 하여, NMOS 트랜지스터 QN61을 보조 전류원으로서 데이터선 DL의 충전 동작을 가속할 수 있다. 단, 이 데이터선 충전 방식에서는 스위치 SW의 타이밍 제어가 어렵고, 타이밍이 어긋나면 데이터선 DL이 과충전될 우려가 있다.
따라서, 본 실시예에서, 보다 바람직하게는 도 15에 도시한 바와 같이 클램프 회로(53)의 감지선 SN 측에 충전용 트랜지스터 QP31을 접속한다. 여기서, 충전용 트랜지스터 QP31은 전류원 부하(52)와 마찬가지로, 다이오드 접속된 PMOS 트랜지스터로 하고, 일단은 스위치 SW를 통해 전원 Vcc에 접속한다.
이와 같이 하여, 데이터 감지시, 스위치 SW를 온 상태로 하여, PMOS 트랜지스터 QP31을 보조 전류원으로 하여, 감지선 SN 및 데이터선 DL의 충전 동작을 가속할 수 있다. 이 경우 스위치 SW의 타이밍에 다소의 어긋남이 있어도, 데이터선 DL의 충전은 클램프 회로(53)에 의해 제한되어 있으므로, 데이터선의 과충전의 우려는 없다. 또한, 충전용 PMOS 트랜지스터 QP31을 설치함으로써 감지선 SN의 용량증대도, 원래 더미 감지선 용량 CS를 부가하여 용량을 크게 하고 있기 때문에, 영향은 적다.
여기까지는 참조 전압 발생 회로를 복수의 감지 증폭기로 공용하는 실시예를 설명하였지만, 실제로는 데이터 감지 전에 감지선과 참조 감지선을 동 전위로 초기 설정하기 위해서 이퀄라이즈 회로가 필요하다. 도 37에는 감지선 SN과 참조 감지선 RSN 사이에 이퀄라이즈 회로를 설치한 도 32의 회로 구성의 경우의 스위칭 노이즈의 모습을 도시하였다. 감지선 SN과 참조 감지선 RSN이 1:1로 쌍을 이루어 배치되고, 감지선 SN과 참조 감지선 RSN의 용량이 같다고 하면, 도 37의 스위칭 노이즈 N1, N2는 같을 것이다. 그러나, 복수의 감지선 SN이 하나의 참조 감지선 RSN을 공용하고, 각 감지선 SN과 참조 감지선 RSN 사이에 이퀄라이즈 회로를 설치하는 경우에는 문제가 된다. 이 때, 각 감지선 SN에 접속되는 이퀄라이즈 회로는 하나인 반면, 참조 감지선에는 복수의 이퀄라이즈 회로가 접속되므로, 도 37에 도시한 바와 같이 참조 감지선 RSN에 커플링되는 노이즈 N1은 각 감지선 SN에 커플링되는 노이즈 N2보다 수 배나 큰 것으로 된다.
또한, 도 37에 도시한 스위칭 노이즈 N1, N2의 크기는 데이터 감지시의 데이터선 DL과 참조 데이터선 RDL의 차 전압의 약 10배 정도(200㎷ 정도)나 되는 경우가 있다. 이에 의해, 감지선 SN과 참조 감지선 RSN의 전압 관계에 일시적으로 역전이 생기면, 감지 증폭기는 이것을 재 반전시키지 않으면 안 된다. 이것은 고속 감지를 손상시키게 된다.
이러한 점을 고려한 이퀄라이즈 회로를 채용한 실시예를 이하에 설명한다.
도 16은 거의 도 5의 구성을 기본으로 하여, 감지 증폭기 열(50)의 각 감지선 SN과 공통의 참조 감지선 RSN 사이에 n개의 이퀄라이즈 회로 E01, E02, …, E0n을 개재시킨 구성을 도시하고 있다. E01, E02, …, E0n으로 이루어지는 이퀄라이즈 회로군(70)은 데이터 감지 전에, 각 감지선 SN과 참조 감지선 RSN 사이를 단락하여 동 전위로 설정하기 위한 것이나, 동시에, 각 감지선 SN에 접속되는 데이터선 DL과 참조 감지선 RSN에 접속되는 참조 데이터선 RDL 사이도 동 전위로 초기 설정하는 것이기도 하다. 이 이퀄라이즈 회로군(70)의 구체적인 구성은 후술한다.
상술한 바와 같이 감지 증폭기 열(50)이 참조 전압 발생 회로(60)를 공유하면, 참조 감지선 RSN에는 복수의 감지 증폭기 본체가 접속되기 때문에, 감지선 SN과 참조 감지선 RSN의 용량 밸런스가 무너진다. 종래의 기술에서 설명한 바와 같이 고속의 데이터 감지를 행하기 위해서는 데이터선 DL과 참조 데이터선 RDL의 용량 밸런스와 함께 감지선 SN과 참조 감지선 RSN의 용량 밸런스를 잡는 것도 중요하다.
이러한 점을 고려하여 바람직하게는 도 16을 기본 구성으로 하여, 도 17에 도시한 바와 같이 각 감지선 SN에 더미 감지선 용량 CS를 부가한다. 이와 같이 참조 감지선 RSN에 복수의 감지 증폭기를 접속한 것에 따른 용량 증대에 적당하도록, 감지선 SN의 용량을 의도적으로 크게 하여, 감지선 SN과 참조 감지선 RSN의 용량을 실질적으로 동일하게 되도록 한다.
도 18은 거의 도 6의 구성을 기본으로 하여, 감지 증폭기 본체에 인버터(51a)를 이용한 감지 증폭기 열(50)의 각 감지선 SN과 공통의 참조 감지선RSN 사이에, n개의 이퀄라이즈 회로 E01, E02, …, E0n을 개재시킨 예이다.
도 19는 도 18의 구성을 기본으로 하여, 도 17과 마찬가지로, 각 감지선 SN에 더미 감지선 용량 CS를 부가하여, 감지선 SN과 참조 감지선 RSN의 용량을 실질적으로 동일하게 되도록 하고 있다.
도 20은 도 16∼도 19에 도시한 이퀄라이즈 회로군(70)의 구체적인 구성을 도시하고 있다. 각 이퀄라이즈 회로 E01, E02, …는 두 개의 NMOS 트랜지스터 QNL, QNS의 직렬 접속에 의해 구성되어 있다. 두 개의 NMOS 트랜지스터 QNL, QNS의 게이트는 이퀄라이즈 신호 EQL에 의해 동시에 제어된다. 여기서, 감지선 SN에 일단이 접속된 NMOS 트랜지스터 QNL은 참조 감지선 RSN에 일단이 접속된 NMOS 트랜지스터 QNS에 비하여, 게이트 면적이 큰 것으로 한다. 구체적으로 예를 들면, 참조 감지선 RSN이 n개의 감지선 SN으로 공유되는 경우에는 NMOS 트랜지스터 QNL의 게이트 면적을 NMOS 트랜지스터 QNS의 게이트 면적의 n배로 한다.
도 21은 이와 같은 이퀄라이즈 회로의 레이아웃 예를 도시하고 있다. 두 개의 NMOS 트랜지스터 QNL, QNS의 채널 길이 L을 동일하게 하였을 때, 채널 폭은 W2=n×W1로 한다.
이와 같이 각 감지선 SN과 참조 감지선 RSN 측에서 본 이퀄라이즈 회로의 트랜지스터 사이즈를 다르게 함으로써, 각 감지선 SN과 참조 감지선 RSN 측에서 본 이퀄라이즈 회로의 수의 차이에 의한 스위칭 노이즈의 영향을 저감시킬 수 있다.도 22에 도시한 바와 같이 두 개의 트랜지스터 QNL, QNS의 게이트와 감지선 SN 및 참조 감지선 RSN 사이의 결합 용량 C2, C1은 게이트 면적의 차로부터, C2=n·C1이다. 한편, 참조 감지선 RSN에 대해서는 n개의 이퀄라이즈 회로에 의한 용량 C1이 접속되어 있다. 즉, 게이트로부터 감지선 SN에의 용량 결합은 하나의 큰 용량 C2를 통해 행해지는 반면, 참조 감지선 RSN에는 n개의 작은 용량 C1을 통해 행해진다.
따라서, 상술한 게이트 면적비의 MOS 트랜지스터를 조합한 이퀄라이즈 회로를 이용함으로써, 이퀄라이즈 해제시에 감지선 SN과 참조 감지선 RSN을 타는 스위칭 노이즈를 대략 동일한 크기로 할 수 있다. 다시 말하면, 스위칭 노이즈에 상관없이 감지선 SN과 참조 감지선 RSN 사이의 전위차가 유지된다. 그 결과, 종래와 같이 스위칭 노이즈에 의해 감지선 SN과 참조 감지선 RSN 사이에서 전위차가 역전되고, 데이터 감지가 지연된다고 하는 사태는 발생하지 않고, 고속 액세스가 가능하게 된다.
또, 두 개의 NMOS 트랜지스터 QNS, QNL의 접속 노드에의 커플링 노이즈는 두 개의 NMOS 트랜지스터 QNS, QNL이 동시에 오프가 되기 때문에, 외부로는 전달되지 않는다.
도 23은 이퀄라이즈 회로군(70)의 다른 구성 예이다. 도 20의 구성과 달리, 이퀄라이즈 회로 E01, E02, …로서, NMOS 트랜지스터와 PMOS 트랜지스터를 병렬 접속한 두 개의 CMOS 전송 게이트 TGL, TGS를 직렬 접속하고 있다. NMOS 트랜지스터측과 PMOS 트랜지스터측의 게이트는 상보적인 이퀄라이즈 신호 EQL, EQLB에 의해 제어된다. 감지선 SN에 접속되는 CMOS 전송 게이트 TGL의 게이트 면적을 참조 감지선 RSN 측의 CMOS 전송 게이트 TGS의 n배로 하는 것은 트랜지스터 단체(單體)를 이용한 경우와 마찬가지이다.
이와 같이 직렬 접속된 두 개의 CMOS 전송 게이트 TGL, TGS를 이퀄라이즈 회로로서 이용한 경우, NMOS 트랜지스터와 PMOS 트랜지스터가 동시에 온, 오프 구동되면, 원리 상, 종래 기술에서 설명한 바와 같은 스위칭 노이즈는 발생하지 않는다. 한쪽의 이퀄라이즈 신호 EQL이 "H"로부터 "L"로 변할 때, 다른 쪽의 이퀄라이즈 신호 EQLB는 "L"로부터 "H"로 변화하여, 용량 커플링이 상쇄되기 때문이다. 그러나, 이퀄라이즈 신호 EQL, EQLB는 통상, 기본 타이밍 신호로부터 단 수가 다른 게이트를 통하여 발생되기 때문에, 양자의 스위칭에 타이밍 차가 생겨, 이와 같은 CMOS 전송 게이트를 이용한 경우에도, 게이트 면적이 다른 2개를 직렬 접속하는 것이 유효하게 된다.
그러나, CMOS 전송 게이트 TGL, TGS를 이용한 경우에, 이퀄라이즈 신호 EQL, EQLB의 타이밍 차에 의해 별개의 문제가 생긴다. 도 24에 도시한 바와 같이 이퀄라이즈 신호 EQL의 "H"로부터 "L"로의 천이에 비하여, 이퀄라이즈 신호 EQLB의 "L"로부터 "H"로의 천이가 지연되면, CMOS 전송 게이트 TGL, TGS에서는 NMOS 트랜지스터가 오프되어도 PMOS 트랜지스터가 오프되지 않는 기간이 발생한다.
그렇게 하면, 도 25에 도시한 바와 같이 CMOS 전송 게이트 TGL, TGS의 NMOS 트랜지스터의 게이트로부터 각각 참조 감지선 RSN 및 감지선 SN에 스위칭 노이즈 a, b가 탈 때, 큰 쪽 전송 게이트 TGL의 게이트로부터 두 개의 전송 게이트의 접속점에 커플링하는 n개 분의 이퀄라이즈 회로로부터의 노이즈가, 오프되어 있지 않는 전송 게이트 TGS의 PMOS 트랜지스터를 통해 참조 감지선 RSN에 노이즈 c로서 전송된다.
작은 쪽 전송 게이트 TGS의 게이트로부터 두 개의 전송 게이트의 접속점에 커플링하는 노이즈도, 오프되어 있지 않은 전송 게이트 TGL의 PMOS 트랜지스터를 통해 감지선 SN에 전송되지만, 이것은 노이즈 c에 비하면 무시할 수 있는 크기이다. 게이트 면적이 작은 것과, 각 감지선 SN에 접속되는 것은 하나의 이퀄라이즈 회로뿐이기 때문이다.
이 결과, 도 24에 도시한 바와 같이 참조 감지선 RSN을 타는 스위칭 노이즈 N11이 감지선 SN을 타는 스위칭 노이즈 N12보다 큰 것이 된다.
이와 같은 이퀄라이즈 신호 EQL, EQLB의 타이밍 차에 기인하는 스위칭 노이즈에 대해서는 도 26에 도시한 바와 같이 두 개의 CMOS 전송 게이트 TGL, TGS사이에 저항 R1을 접속하는 것이 유효하다. 이에 의해, 도 25에서 설명한 누설 노이즈 c를 작게 할 수 있다.
또한, 도 27에 도시한 바와 같이 이퀄라이즈 회로 E를 구성하는 두 개의 전송 게이트 TGL, TGS와 각각 감지선 SN, 참조 감지선 RSN 사이에 저항 R2, R3을 삽입하는 것도 유효하다. 이에 의해, 도 25에서 설명한 이퀄라이즈 신호의 타이밍 차에 기인하는 누설 노이즈 c뿐만 아니라, 각각의 게이트로부터 직접 참조 감지선 RSN, 감지선 SN의 커플링하는 노이즈 a, b도 완화할 수 있다.
도 26 및 도 27에 도시한 저항 R1, R2, R3은 확산층 저항, 다결정 실리콘막 저항, 게이트에 정전압을 인가한 MOS 트랜지스터 등을 이용하여 얻는다. 단, 이들 저항 R1, R2, R3은 이퀄라이즈 회로의 기능을 제한하게 되므로, 그다지 큰 저항치는 이용할 수 없다.
도 26 또는 도 27에 도시한 바와 같이 저항을 이용하여 스위칭 노이즈를 완화하는 방식은 CMOS 전송 게이트를 이용한 경우에 한정되지 않고, 도 20에서 설명한 바와 같은 편 채널 MOS 트랜지스터를 두 개 직렬 접속하는 방식의 경우에도 적용할 수 있다. 예를 들면, 두 개의 MOS 트랜지스터가 위치적으로 떨어져 배치되어, 이것이 동일한 이퀄라이즈 신호에 의해 제어되어도 타이밍 차가 생기는 경우에는 저항에 의한 노이즈 완화를 행하는 것이 유효하게 된다.
상술한 바와 같이 이퀄라이즈 회로를 CMOS 전송 게이트에 의해 구성한 경우, PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 온, 오프 구동되면, 원래 스위칭 노이즈는 문제가 되지 않는다. 이러한 점을 고려한 실시예를 다음에 설명한다.
도 28은 감지선 SN과 참조 감지선 RSN 사이에, 하나의 CMOS 전송 게이트 TG1을 개재시켜 이퀄라이즈 회로 E를 구성하고 있다. CMOS 전송 게이트 TG1의 NMOS트랜지스터측의 게이트를 구동하는 이퀄라이즈 신호 EQL과, PMOS 트랜지스터측의 게이트를 구동하는 이퀄라이즈 신호 EQLB를 기준 타이밍 신호 EQLS에 기초하여 타이밍 차가 없는 상태에서 발생시키기 때문에, 타이밍 컨트롤 회로(80)가 이용되고 있다.
타이밍 컨트롤 회로(80)는 이퀄라이즈 신호 EQL을 발생하기 위한 두 개의 CMOS 전송 게이트 TG2, TG3의 쌍과, 이퀄라이즈 신호 EQLB를 발생하기 위한 두 개의 CMOS 전송 게이트 TG4, TG5의 쌍을 갖는다. 한쪽 쌍의 전송 게이트 TG2, TG3의 각 일단은 각각, 전원 전위 Vcc와 접지 전위 Vss에 접속되고, 타단은 단자 N1에 공통 접속되어 있다. 단자 N1은 인버터 버퍼 INV1을 통해, 이퀄라이즈 신호 EQL을 출력하는 단자가 된다. 다른 쪽 쌍의 전송 게이트 TG4, TG5의 각 일단은 각각, 접지 전위 Vss와 전원 전위 Vcc에 접속되고, 타단은 단자 N1에 공통 접속되어 있다. 단자 N2는 인버터 버퍼 INV2를 통해, 이퀄라이즈 신호 EQLB의 출력 단자가 된다.
트랜스퍼 게이트 TG2, TG4의 NMOS 트랜지스터와 전송 게이트 TG3, TG5의 PMOS 트랜지스터의 게이트는 기준 타이밍 신호 EQLS를 인버터 INV11로 반전한 신호 EQLSB에 의해 구동된다. 전송 게이트 TG2, TG4의 PMOS 트랜지스터와 전송 게이트 TG3, TG5의 NMOS 트랜지스터의 게이트는 신호 EQLSB를 인버터 INV12로 반전한 신호 EQLSBB에 의해 구동된다. 인버터 INV1, INV2의 출력이 각각, 전송 게이트 TG1의 NMOS 트랜지스터, PMOS 트랜지스터의 게이트를 구동하는 이퀄라이즈 신호 EQL, EQLB가 된다.
이와 같은 타이밍 컨트롤 회로(80)를 이용하면, 기준 타이밍 신호 EQLS로부터 동일한 논리 게이트단 수를 갖고, 상보적으로 "H", "L"이 되는 이퀄라이즈 신호 EQL, EQLB를 얻을 수 있다. 그 모습을 도 29에 도시한다. 기준 타이밍 신호 EQLS가 상승되면(시각 t1), 약간 지연되어 신호 EQLSB가 "L"이 된다(시각 t2). 이에 의해, 전송 게이트 TG2, TG4가 온 상태로부터 오프되고, 교대로 전송 게이트 TG3, TG5가 동시에 온된다.
이 때, 전송 게이트 TG3, TG5에서는, PMOS 트랜지스터와 NMOS 트랜지스터의 온 타이밍에 어긋남이 있지만, PMOS 트랜지스터가 온되면, Vss, Vcc가 각각 인버터 INV1, INV2의 입력단 N1, N2에 공급되고, 동시에 이퀄라이즈 신호 EQL="H", EQLB="L"이 된다(시각 t3). 즉, 이 타이밍 컨트롤 회로(80)에서는 기준 타이밍 신호 EQLS의 상승으로부터 이퀄라이즈 신호 EQL의 상승까지와, 이퀄라이즈 신호 EQLB의 하강까지의 게이트단 수에 차가 없다.
이퀄라이즈 신호 EQL이 "H"로부터 "L"로 천이할 때도 마찬가지이다. 기준 타이밍 신호 EQLS가 "L"이 되고(시각 t4), 이것에 조금 지연되어, 전송 게이트 TG2, TG4가 동시에 온된다(시각 t5). 이에 의해, Vcc, Vss가 인버터 INV1, INV2의 입력단에 공급되고, EQL="L", EQLB="H"이 된다(시각 t6). 이 때도, 타이밍의 어긋남은 없다.
이에 의해, 이퀄라이즈 회로 E의 전송 게이트 TG1에는 타이밍의 어긋남이 없는 이퀄라이즈 신호 EQL, EQLB가 주어지므로, 감지선 SN 및 참조 감지선 RSN에는 스위칭 노이즈가 타지 않는다.
또, 전송 게이트 TG2∼TG5의 구동 능력이 충분히 큰 경우에는 인버터 INV1,INV2를 생략하여, 단자 N1, N2를 그대로 이퀄라이즈 신호 EQL, EQLB의 출력 단자로 하여도 된다.
도 30은 다른 실시예의 이퀄라이즈 회로군(70)의 구성을 도시하고 있다. 본 실시예에서는 1개의 참조 감지선 RSN과 이것을 공유하는 복수개의 감지선 SN에 접속되는 이퀄라이즈 회로 수를 동수가 되도록 한다. 즉, 도 30에서는 감지선 SN이 4개인 경우를 도시하고 있지만, 참조 감지선 RS와 각 감지선 SN1∼SN4 사이에 각각 이퀄라이즈 회로 E01∼E04를 설치하는 것 외에, 감지선 SN1과 다른 모든 감지선 SN2∼SN4 사이에도 이퀄라이즈 회로 E12, E13, E14를 설치하고, 감지선 SN2와 감지선 SN3, SN4 사이에도 이퀄라이즈 회로 E23, E24를 설치하고, 감지선 SN3과 SN4 사이에도 이퀄라이즈 회로 E34를 설치하고 있다.
이와 같이 참조 감지선 RS 및 각 감지선 SN 중 어느 것이나 동수로, 구체적으로, 본 실시예의 경우 4개씩의 이퀄라이즈 회로를 접속하면, 이 이퀄라이즈 회로군(70)을 동시에 온, 오프 제어한 후, 이퀄라이즈 해제시에 참조 감지선 RSN과 각 감지선 SN을 타는 스위칭 노이즈는 동일하게 된다. 따라서, 이 이퀄라이즈 회로군(70)에는 종래부터 공지인 이퀄라이즈 회로 구성을 이용하였다고 해도, 스위칭 노이즈에 의한 감지 동작의 지연은 생기지 않는다.
여기까지 설명한 MOS 트랜지스터 쌍 또는 CMOS 전송 게이트 쌍에 의한 이퀄라이즈 회로는 일단이 감지선 SN에, 타단이 참조 감지선 RSN에 접속되어 있다. 그런데, 이퀄라이즈 회로는 감지선 SN과 참조 감지선 RSN을 동 전위로 설정함으로써, 동시에 감지선 SN에 접속되는 데이터선 DL과 참조 감지선 RSN에 접속되는 참조 데이터선 RDL 사이도 동 전위로 설정하는 것이다. 이러한 관점에서, 이퀄라이즈 회로를 각 데이터선 DL과 참조 데이터선 RDL 사이에 접속하도록, 배치 위치를 변경할 수 있다.
예를 들면, 도 16의 회로 구성에 대하여, 도 31에 도시한 바와 같이 각 이퀄라이즈 회로 E01, E02, …, E0n의 일단을 각각 데이터선 DL에, 타단을 참조 데이터선 RDL에 공통 접속할 수 있다. 도 16에는 도시하지 않지만, 도 17, 도 18, 도 19의 회로 배치에 대해서도 마찬가지의 변경이 가능하다. 또한, 도 20 내지 도 30에서 설명한 실시예는 감지선 SN, 참조 감지선 RSN을 각각 데이터선 DL, 참조 데이터선 RDL로 재 판독하여도, 유효하다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들면, 상기 실시예에서는 NOR형 플래시 메모리를 설명하였지만, 메모리 셀이 전류 인입형이고, 전류 검출형의 감지 증폭기를 이용하는 다른 각종 반도체 메모리에 대하여 마찬가지로 본 발명을 적용하는 것이 가능하다.
또한, 실시예에서는 페이지 모드 탑재의 플래시 메모리를 설명하였지만, 버스트 모드의 경우에도 마찬가지로 다수의 감지 증폭기를 배치하기 때문에, 본 발명을 적용하는 것은 유효하다. 이 경우, 페이지 버퍼에 래치된 데이터는 클럭 구동되는 시프트 레지스터를 구비함으로써, 병렬/직렬 변환하여 출력할 수 있다.
또한, 도 27이나 도 28의 이퀄라이즈 회로 E는 스위칭 노이즈 그 자체를 저감하는 방식이기 때문에, 페이지 모드나 버스트 모드 탑재가 아니고, 감지선과 참조 감지선이 1:1로 쌍을 이루어 준비되는 형식의 반도체 메모리에도 적용이 가능하다. 또한, 도 27의 방식은 하나의 이퀄라이즈용 MISFET 또는 하나의 이퀄라이즈용 CMOS 전송 게이트를 이용한 경우에 적용하여도 유효하다.
또한, 페이지 모드나 버스트 모드가 아니어도, 다수의 감지 증폭기를 배치하여 병렬로 다수의 데이터를 전송하는 방식의 반도체 메모리에 마찬가지로 본 발명을 적용할 수 있다.
이상과 같이 설명한 본 발명의 실시예에 기초하여, 당업자는 다른 실시예 및 다양한 변형을 할 수 있음은 분명하다. 따라서, 본 발명은 개시된 실시예에 한정되지 않을 뿐만 아니라, 첨부한 청구 범위에 의해서도 한정되는 것으로 보아서도 안된다.
이상에서 설명한 바와 같이, 본 발명은 플래시 메모리의 칩 면적을 작게 할 수 있으며, 노이즈 완화를 행할 수 있는 효과가 있다.

Claims (40)

  1. 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 판독 데이터가 전송되는 복수의 감지선과,
    데이터 감지를 위한 참조 전압이 인가되고, 상기 복수의 감지선에서의 데이터 감지에 공용되는 참조 감지선과,
    상기 복수의 감지선과 상기 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 복수의 감지 증폭기를 갖는 감지 증폭기 열
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 각 감지선에, 상기 참조 감지선과의 용량 밸런스를 잡기 위한 더미 감지선 용량이 접속되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 감지 증폭기 열은,
    제1 입력 단자가 각각 상기 감지선에 접속되고, 제2 입력 단자가 공통으로 상기 참조 감지선에 접속되어 감지 증폭기 본체를 구성하는 복수의 차동 증폭기와,
    상기 각 감지선에 전류를 공급하는 복수의 제1 전류원 부하와,
    상기 참조 감지선에 전류를 공급하는 제2 전류원 부하
    를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 감지 증폭기 열은,
    입력 단자가 각각 상기 감지선에 접속되어 감지 증폭기 본체를 구성하는 복수의 인버터와,
    상기 참조 감지선에 전류를 공급하기 위한, 게이트와 드레인이 공통 접속된 제1 전류원 MISFET와,
    상기 각 감지선에 전류를 공급하기 위한 상기 제1 전류원 MISFET와 전류 미러를 구성하는 복수의 제2 전류원 MISFET
    를 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 감지선은 각각 제1 분리 회로를 통해, 상기 메모리 셀 어레이의 판독 데이터가 출력되는 데이터선에 접속되고,
    상기 참조 감지선은 제2 분리 회로를 통해, 상기 참조 감지선에 상기 참조 전압을 인가하기 위한 참조 데이터선에 접속되는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 분리 회로는 공통의 바이어스 전압 발생 회로에 의해 구동되는 반도체 메모리 장치.
  7. 제1항에 있어서,
    m개(m은 2 이상의 정수)의 감지 증폭기를 포함하는 제1 감지 증폭기 열과, n개(n은 m보다 작은 2 이상의 정수)의 감지 증폭기를 포함하는 제2 감지 증폭기 열을 갖는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 메모리 셀 어레이는 노멀 셀 어레이와, 그 불량 셀을 치환하기 위한 용장 셀 어레이를 갖고,
    상기 제1 감지 증폭기 열은 상기 노멀 셀 어레이의 데이터 감지용이고, 상기 제2 감지 증폭기 열은 상기 용장 셀 어레이의 데이터 감지용인 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 감지 증폭기 열의 각 감지선에, 이들 감지선에서의 데이터 감지에 공용되는 제1 참조 감지선과의 용량 밸런스를 잡기 위한 제1 더미 감지선 용량이 접속되고,
    상기 제2 감지 증폭기 열의 각 감지선에, 이들 감지선에서의 데이터 감지에공용되는 제2 참조 감지선과의 용량 밸런스를 잡기 위한 제2 더미 감지선 용량이 접속되는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 감지 증폭기 열의 각 감지선 및 제2 참조 감지선에, 제1 감지 증폭기 열의 각 감지선 및 제1 참조 감지선과의 용량 밸런스를 잡기 위한 제3 더미 감지선 용량이 접속되는 반도체 메모리 장치.
  11. 제3항에 있어서,
    상기 제1 및 제2 전류원 부하는 MISFET로 구성되고, 이들 MISFET의 게이트 면적은 상기 차동 증폭기의 입력단 MISFET의 게이트 면적보다 크게 설정되는 반도체 메모리 장치.
  12. 제4항에 있어서,
    상기 제1 및 제2 전류원 MISFET의 게이트 면적은 상기 인버터의 게이트 면적보다 크게 설정되는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 각 감지선에, 감지선의 충전을 가속하기 위한 감지선 충전 가속 회로가 접속되는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 메모리 셀은 전하 축적층과 제어 게이트가 적층된 MISFET 구조를 갖는 전기적 재기입이 가능한 불휘발성 메모리 셀인 반도체 메모리 장치.
  15. 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 판독 데이터가 전송되는 복수의 감지선과,
    데이터 감지의 기준 전압이 인가되고, 상기 복수의 감지선에서의 데이터 감지에 공용되는 참조 감지선과,
    상기 복수의 감지선과 상기 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 복수의 감지 증폭기를 포함하는 감지 증폭기 열과,
    상기 각 감지선과 상기 참조 감지선을 동 전위로 초기화하기 위한 복수의 이퀄라이즈 회로
    를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 감지선은 각각 제1 분리 회로를 통해, 상기 메모리 셀 어레이의 판독 데이터가 출력되는 데이터선에 접속되고,
    상기 참조 감지선은 제2 분리 회로를 통해, 상기 참조 감지선에 상기 참조전압을 인가하기 위한 참조 데이터선에 접속되고,
    상기 각 이퀄라이즈 회로는 상기 감지선과 상기 참조 감지선 사이에 직렬 접속된 제1 및 제2 MISFET를 갖고, 상기 감지선 측의 제1 MISFET의 게이트 면적은 상기 참조 감지선 측의 제2 MISFET의 게이트 면적보다 크게 설정되는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 복수의 감지선은 각각 제1 분리 회로를 통해, 상기 메모리 셀 어레이의 판독 데이터가 출력되는 데이터선에 접속되고,
    상기 참조 감지선은 제2 분리 회로를 통해, 상기 참조 감지선에 상기 참조 전압을 인가하기 위한 참조 데이터선에 접속되고,
    상기 각 이퀄라이즈 회로는 상기 데이터선과 상기 참조 데이터선 사이에 직렬 접속된 제1 및 제2 MISFET를 갖고, 상기 데이터선 측의 제1 MISFET의 게이트 면적은 상기 참조 데이터선 측의 제2 MISFET의 게이트 면적보다 크게 설정되는 반도체 메모리 장치.
  18. 제16항에 있어서,
    참조 감지선을 공유하는 상기 감지선이 n개(n은 2 이상의 정수)일 때, 상기 제1 MISFET의 게이트 면적은 상기 제2 MISFET의 게이트 면적의 n배로 설정되는 반도체 메모리 장치.
  19. 제16항에 있어서,
    상기 제1 및 제2 MISFET는 n 채널형인 반도체 메모리 장치.
  20. 제17항에 있어서,
    참조 감지선을 공유하는 상기 감지선이 n개(n은 2 이상의 정수)일 때, 상기 제1 MISFET의 게이트 면적은 상기 제2 MISFET의 게이트 면적의 n배로 설정되는 반도체 메모리 장치.
  21. 제17항에 있어서,
    상기 제1 및 제2 MISFET는 n 채널형인 반도체 메모리 장치.
  22. 제15항에 있어서,
    상기 감지 증폭기 열은,
    제1 입력 단자가 각각 상기 감지선에 접속되고, 제2 입력 단자가 공통으로 상기 참조 감지선에 접속되어 감지 증폭기 본체를 구성하는 복수의 차동 증폭기와,
    상기 각 감지선에 전류를 공급하는 복수의 제1 전류원 부하와,
    상기 참조 감지선에 전류를 공급하는 제2 전류원 부하
    를 포함하는 반도체 메모리 장치.
  23. 제15항에 있어서,
    상기 감지 증폭기 열은,
    입력 단자가 각각 상기 감지선에 접속된 감지 증폭기 본체를 구성하는 복수의 인버터와,
    상기 참조 감지선에 전류를 공급하기 위한, 게이트와 드레인이 공통 접속된 제1 전류원 MISFET와,
    상기 각 감지선에 전류를 공급하기 위한 상기 제1 전류원 MISFET와 전류 미러를 구성하는 복수의 제2 전류원 MISFET
    를 포함하는 반도체 메모리 장치.
  24. 제15항에 있어서,
    상기 복수의 감지선은 각각 제1 분리 회로를 통해, 상기 메모리 셀 어레이의 판독 데이터가 출력되는 데이터선에 접속되고,
    상기 참조 감지선은 제2 분리 회로를 통해, 상기 참조 감지선에 상기 참조 전압을 인가하기 위한 참조 데이터선에 접속되고,
    상기 각 이퀄라이즈 회로는 상기 감지선과 상기 참조 감지선 사이에 직렬 접속된 제1 및 제2 CMOS 전송 게이트를 갖는 반도체 메모리 장치.
  25. 제15항에 있어서,
    상기 복수의 감지선은 각각 제1 분리 회로를 통해, 상기 메모리 셀 어레이의판독 데이터가 출력되는 데이터선에 접속되고,
    상기 참조 감지선은 제2 분리 회로를 통해, 상기 참조 감지선에 상기 참조 전압을 인가하기 위한 참조 데이터선에 접속되고,
    상기 각 이퀄라이즈 회로는 상기 데이터선과 상기 참조 데이터선 사이에 직렬 접속된 제1 및 제2 CMOS 전송 게이트를 갖는 반도체 메모리 장치.
  26. 제24항에 있어서,
    상기 참조 감지선을 공유하는 상기 감지선이 n개(n은 2 이상의 정수)일 때, 상기 감지선 측의 제1 CMOS 전송 게이트의 게이트 면적은 상기 참조 감지선 측의 제2 CMOS 전송 게이트의 게이트 면적의 n배로 설정되는 반도체 메모리 장치.
  27. 제24항에 있어서,
    상기 제1 및 제2 CMOS 전송 게이트 사이에 저항이 개재되는 반도체 메모리 장치.
  28. 제24항에 있어서,
    상기 제1 및 제2 CMOS 전송 게이트와 상기 감지선 및 상기 참조 감지선 사이에 각각 저항이 개재되는 반도체 메모리 장치.
  29. 제25항에 있어서,
    상기 참조 감지선을 공유하는 상기 감지선이 n개(n은 2 이상의 정수)일 때, 상기 데이터선 측의 제1 CMOS 전송 게이트의 게이트 면적은 상기 참조 데이터선 측의 제2 CMOS 전송 게이트의 면적의 n배로 설정되는 반도체 메모리 장치.
  30. 제25항에 있어서,
    상기 제1 및 제2 CMOS 전송 게이트 사이에 저항이 개재되는 반도체 메모리 장치.
  31. 제25항에 있어서,
    상기 제1 및 제2 CMOS 전송 게이트와 상기 데이터선 및 상기 참조 데이터선 사이에 각각 저항이 개재되는 반도체 메모리 장치.
  32. 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 판독 데이터가 전송되는 감지선과,
    데이터 감지를 위한 참조 전압이 인가되는 참조 감지선과,
    상기 감지선과 상기 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 감지 증폭기와,
    상기 감지선과 상기 참조 감지선 사이에 개재된, 이들을 동 전위로 초기화하기 위한 이퀄라이즈용 MISFET와,
    상기 이퀄라이즈용 MISFET와 상기 감지선 및 참조 감지선 사이에 개재되는 저항
    을 포함하는 반도체 메모리 장치.
  33. 제32항에 있어서,
    상기 메모리 셀은 전하 축적층과 제어 게이트가 적층된 MISFET 구조를 갖는 전기적 재기입이 가능한 불휘발성 메모리 셀인 반도체 메모리 장치.
  34. 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 판독 데이터가 전송되는 감지선과,
    데이터 감지를 위한 참조 전압이 인가되는 참조 감지선과,
    상기 감지선과 상기 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 감지 증폭기와,
    상기 감지선과 상기 참조 감지선 사이에 개재된, 이들을 동 전위로 초기화하기 위한 CMOS 전송 게이트로 이루어지는 이퀄라이즈 회로와,
    기준 타이밍 신호에 기초하여 상기 CMOS 전송 게이트의 n 채널측 게이트 및 p 채널측 게이트를 구동하기 위한 상보 관계에 있는 제1 및 제2 이퀄라이즈 신호를 동일한 논리 게이트단 수로 발생시키는 타이밍 컨트롤 회로
    를 포함하는 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 타이밍 컨트롤 회로는
    일단이 상기 제1 이퀄라이즈 신호용인 제1 출력 단자에 공통 접속되고, 타단이 각각 전원 전압과 접지 전압에 고정되고, 상기 기준 타이밍 신호에 기초하여 상보적으로 구동되어 전원 전압과 접지 전압을 선택적으로 상기 제1 출력 단자로 출력하는 제1 및 제2 CMOS 전송 게이트와,
    일단이 상기 제2 이퀄라이즈 신호용인 제2 출력 단자에 공통 접속되고, 타단이 각각 접지 전압과 전원 전압에 고정되고, 상기 기준 타이밍 신호에 기초하여 상기 제1 및 제2 CMOS 전송 게이트와 각각 동시에 구동되어 접지 전압과 전원 전압을 선택적으로 상기 제2 출력 단자로 출력하는 제3 및 제4 CMOS 전송 게이트를 포함하는 반도체 메모리 장치.
  36. 제34항에 있어서,
    상기 메모리 셀은 전하 축적층과 제어 게이트가 적층된 MISFET 구조를 갖는 전기적 재기입이 가능한 불휘발성 메모리 셀인 반도체 메모리 장치.
  37. 전류 인입의 유무 또는 대소에 의해 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 판독 데이터가 전송되는 복수의 감지선과,
    데이터 감지를 위한 참조 전압이 인가되고, 상기 복수의 감지선에서의 데이터 감지에 공용되는 참조 감지선과,
    상기 복수의 감지선과 상기 참조 감지선 간의 차 전압을 증폭하여 판독 데이터를 판별하는 복수의 감지 증폭기를 포함하는 감지 증폭기 열과,
    상기 복수의 감지선의 각각의 사이 및 상기 복수의 감지선의 각각과 상기 참조 감지선 사이에 개재된, 이들을 동 전위로 초기화하기 위한 복수의 이퀄라이즈 회로
    를 포함하는 반도체 메모리 장치.
  38. 제37항에 있어서,
    상기 복수의 감지선 및 참조 감지선의 각각에 동수의 이퀄라이즈 회로가 접속되는 반도체 메모리 장치.
  39. 제37항에 있어서,
    상기 복수의 감지선의 각각은 잔여 감지선과 상기 이퀄라이즈 회로를 통해 접속되고, 상기 참조 감지선은 상기 복수의 감지선의 각각과 상기 이퀄라이즈 회로를 통해 접속되는 반도체 메모리 장치.
  40. 제37항에 있어서,
    상기 메모리 셀은 전하 축적층과 제어 게이트가 적층된 MISFET 구조를 갖는전기적 재기입이 가능한 불휘발성 메모리 셀인 반도체 메모리 장치.
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