KR100762905B1 - 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 - Google Patents

입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 입출력 라인을 프리차지시키기 위한 입출력 라인 프리차지 회로를 포함하는 반도체 메모리 장치를 개시한다. 이 장치는, 코어 전압과 비트 라인 프리차지 전압 사이의 전압 레벨을 갖는 전압을 입출력 라인 쌍의 프리차지용 전압으로 사용함으로써, 입출력 라인 쌍 간의 전압 차이를 확보하고 코어 전압보다 적은 양의 전류를 소비할 수 있다.

Description

입출력 라인 프리차지 회로 및 그를 포함하는 반도체 메모리 장치{INPUT/OUTPUT LINE PRECHARGE CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
도 1은 로컬 입출력 라인(LIO,LIOB)이 비트 라인 프리차지 전압 VBLP 레벨 또는 코어 전압 VCORE 레벨로 프리차지되는 동작을 설명하기 위한 파형도.
도 2는 로컬 입출력 라인 쌍(LIO,LIOB)이 코어 전압 VCORE으로 프리차지될 때의 문제점을 설명하기 위한 파형도.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프리차지 관련 회로들을 나타내는 도면.
도 4는 도 3의 입출력 라인 프리차지부(40)를 나타내는 블럭도.
도 5는 도 3의 동작을 설명하기 위한 파형도.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프리차지 관련 회로들을 나타내는 도면.
도 7은 도 6의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 라인을 프리차지시키기 위한 입출력 라인 프리차지 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 쓰기 또는 읽기 동작시 데이터가 전달되는 경로인 입출력 라인이 디벨롭(develop)되었다가 프리차지(precharge)되는 동작이 반복하여 이루어진다.
즉, 도 1에 도시된 바와 같이, 로컬 입출력 라인 쌍 LIO, LIOB은 쓰기 동작시 메모리 동작 전압인 코어 전압 VCORE과 접지 전압 VSS으로 각각 디벨롭되고, 읽기 동작시 코어 전압 VCORE보다 낮은 레벨과 접지 전압 VSS보다 높은 레벨로 각각 디벨롭된다. 그리고, 쓰기 또는 읽기 동작 이후 코어 전압 VCORE 또는 코어 전압 VCORE과 접지 전압 VSS 사이의 반에 해당하는 레벨, 즉, 1/2 VCORE을 갖는 비트라인 프리차지 전압 VBLP으로 프리차지된다.
하지만, 저전력 반도체 메모리 장치에서 비트 라인 프리차지 전압 VBLP을 로컬 입출력 라인 쌍(LIO,LIOB)의 프리차지 전압으로 사용하는 경우, 프리차지 동작에서 읽기 동작으로 넘어갈 때, 입출력 라인 쌍의 비트 라인 프리차지 전압 VBLP과 읽기 동작시의 비트 라인 쌍의 전압 차이가 줄어들어 입출력 라인 쌍의 디벨롭되는 특성이 나빠지게 된다.
그리고, 코어 전압 VCORE을 로컬 입출력 라인 쌍(LIO,LIOB)의 프리차지 전압으로 사용하는 경우, 쓰기 동작시 로컬 입출력 라인 쌍(LIO,LIOB) 중 어느 하나는 접지 전압 VSS 레벨을 가지므로, 쓰기 동작 이후 프리차지시 접지 전압 VSS 레벨을 갖는 라인이 코어 전압 VCORE으로 상승함에 따라 많은 전력 손실이 발생할 수 있는 문제점이 있다.
또한, 도 2에 도시된 바와 같이, 읽기 또는 쓰기 동작 이후 로컬 입출력 라인 쌍(LIO,LIOB)이 코어 전압 VCORE으로 프리차지될 때, 비트 라인 감지증폭기가 동작하여 특정 비트 라인(BLB0)을 코어 전압 VCORE 레벨로 상승시키므로 많은 전류가 소모되고, 결국, 이러한 전류 소모로 인하여 코어 전압 VCORE 레벨을 유지하는 비트 라인(BL1)에서 전압 강하가 발생할 수 있다. 따라서, 이러한 전압 강하로 인하여 메모리 셀의 레벨이 낮아져서 리프레쉬 특성이 나빠질 수 있고, 아울러, 쓰기 동작하는 비트 라인의 레벨 저하로 인하여 쓰기 회복 시간(write recovery time), 즉, tWR 특성이 나빠질 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 입출력 라인 쌍을 코어 전압 VCORE과 비트 라인 프리차지 전압 VBLP 사이의 레벨을 갖는 전압으로 프리차지시킴으로써, 쓰기 동작에서 프리차지 동작으로 전환될 때 발생하는 소비 전력을 줄이고자 함에 있다.
또한, 본 발명의 목적은 입출력 라인 쌍을 코어 전압 VCORE보다 높은 레벨을 갖는 전압으로 프리차지시킴으로써, 리프레쉬 및 tWR 특성이 나빠지는 것을 방지하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 입출력 라인 프라차지 회로는, 코어 전압과 상기 코어 전압의 반에 해당하는 레벨을 갖는 비트 라인 프리차지 전압 사 이의 전압 레벨을 갖는 입출력 라인 프리차지 전압을 생성하는 프리차지 전압 생성부; 및 프리차지 동작시 상기 입출력 라인 프리차지 전압을 입출력 라인 쌍으로 제공하는 입출력 라인 프리차지부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 프리차지 전압 생성부는 상기 코어 전압과 상기 비트 라인 프리차지 전압 사이의 반에 해당하는 레벨을 갖는 상기 입출력 라인 프리차지 전압을 생성함이 바람직하다.
상기 구성에서, 상기 입출력 라인 프리차지부는, 프리차지 동작시 인에이블되는 프리차지 신호에 의해 동작하여 상기 입출력 라인 프리차지 전압을 상기 입출력 라인 쌍 중 어느 하나로 전달하는 제 1 스위칭 수단; 및 상기 프리차지 신호에 의해 동작하여 상기 입출력 라인 프리차지 전압을 상기 입출력 라인 쌍 중 나머지 하나로 전달하는 제 2 스위칭 수단;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 및 제 2 스위칭 수단은 MOS 트랜지스터로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치는, 프리차지 동작시 상기 입출력 라인 쌍을 상기 외부 전원 전압으로 프리차지시키는 입출력 라인 프리차지부; 읽기 또는 쓰기 동작시 비트 라인 쌍의 전위 차를 감지 증폭하는 비트 라인 감지증폭부; 및 컬럼 어드레스에 의해 생성되는 컬럼 제어 신호가 인에이블될 때 상기 비트 라인 감지증폭부에서 증폭된 데이터를 상기 입출력 라인 쌍으로 전달하는 컬럼 제어부;를 포함함이 바람직하다.
상기 구성에서, 상기 컬럼 제어부는, 상기 컬럼 제어 신호를 제공하는 드라 이버; 및 상기 컬럼 제어 신호에 의해 턴 온되어 상기 비트 라인 감지증폭부와 상기 입출력 라인 쌍 사이를 연결하는 스위칭 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 드라이버는 상기 컬럼 제어 신호로써 코어 전압을 제공함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 일 실시 예로서 도 3의 구조가 개시되며, 본 발명의 일 실시 예는 코어 전압 VCORE과 비트 라인 프리차지 전압 VBLP 사이의 전압 레벨을 갖는 전압 VLIOP을 생성한 후, 이 전압 VLIOP을 로컬 입출력 라인 쌍(LIO,LIOB)의 프리차지용 전압으로 사용함으로써, 로컬 입출력 라인 쌍(LIO,LIOB) 간의 전압 차이를 확보하고 코어 전압 VCORE보다 적은 양의 전류를 소비할 수 있다.
구체적으로, 도 3의 실시 예는 프리차지 전압 생성부(10), 입출력 라인 감지증폭부(20), 라이트 드라이버부(30), 입출력 라인 프리차지부(40), 입출력 라인 연결부(50), 비트 라인 감지증폭부(60), 및 컬럼 제어부(70)를 포함한다.
프리차지 전압 생성부(10)는 코어 전압 VCORE과 비트 라인 프리차지 전압 VBLP 사이의 전압 레벨을 갖는 전압 VLIOP을 생성하여 입출력 라인 프리차지부(40)로 전달하며, 본 발명의 바람직한 실시 예는 코어 전압 VCORE과 비트 라인 프리차지 전압 VBLP 사이의 반에 해당하는 레벨을 갖는 전압 VLIOP을 생성한다. 이러한 프리차지 전압 생성부(10)는 당업자라면 쉽게 구현 가능하므로 자세한 구성 및 동작 설명은 생략하기로 한다.
입출력 라인 감지증폭부(20)는 읽기 동작시 비트 라인 쌍(BL,BLB)을 거쳐 로컬 입출력 라인 쌍(LIO,LIOB)으로 전달된 데이터를 증폭하여 외부로 전달하며, 라이트 드라이버부(30)는 쓰기 동작시 외부로부터 전달된 데이터를 증폭하여 로컬 입출력 라인 쌍(LIO,LIOB)으로 전달한다.
입출력 라인 프리차지부(40)는 프리차지 동작시 프리차지 전압 생성부(10)에서 생성된 입출력 라인 프리차지 전압 VLIOP을 로컬 입출력 라인 쌍(LIO,LIOB)으로 제공하며, 일 예로, 도 4와 같은 회로로 구성될 수 있다.
즉, 입출력 라인 프리차지부(40)는 도 4에 도시된 바와 같이, 프리차지 동작시 인에이블되는 프리차지 신호 PCG에 의해 동작하여 입출력 라인 프리차지 전압 VLIOP을 로컬 입출력 라인(LIO)으로 전달하는 스위칭 소자(SW1)와, 프리차지 동작시 인에이블되는 프리차지 신호 PCG에 의해 동작하여 입출력 라인 프리차지 전압 VLIOP을 로컬 입출력 바 라인(LIOB)으로 전달하는 스위칭 소자(SW2)로 구성될 수 있다. 여기서, 스위칭 소자(SW1,SW2)는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다.
입출력 라인 연결부(50)는 읽기 또는 쓰기 동작시 입출력 라인 감지증폭부(20), 라이트 드라이버부(30), 및 입출력 라인 프리차지부(40)가 연결된 로컬 입출력 라인 쌍(LIO,LIOB)과 비트 라인 감지증폭부(60)가 연결된 세그먼트 입출력 라인 쌍(SIO,SIOB)을 각각 연결한다.
비트 라인 감지증폭부(60)는 읽기 또는 쓰기 동작시 비트 라인 쌍(BL,BLB)의 전위차를 감지 증폭하여 셀에 데이터를 써넣거나 셀 데이터를 세그먼트 입출력 라 인 쌍(SIO,SIOB)으로 전달한다.
컬럼 제어부(70)는 컬럼 어드레스에 의해 생성되는 컬럼 제어 신호 YI에 의해 해당 비트 라인 감지증폭부(60)와 세그먼트 입출력 라인 쌍(SIO,SIOB) 사이를 연결한다.
이러한 구성을 갖는 본 발명의 일 실시 예는 코어 전압 VCORE과 프리차지 전압 VBLP 사이의 레벨을 갖는 독립적인 내부 전압 VLIOP을 생성한 후, 이를 프리차지 동작시 로컬 입출력 라인 쌍(LIO,LIOB)에 전달하고, 그에 따라, 로컬 입출력 라인 쌍(LIO,LIOB)은 전압 VLIOP 레벨로 프리차지된다.
따라서, 본 발명의 일 실시 예는 도 5에 도시된 바와 같이, 쓰기 동작시 로컬 입출력 라인 쌍(LIO,LIOB)이 디벨롭된 이후, 프리차지 동작시 로컬 입출력 라인 쌍(LIO,LIOB)을 코어 전압 VCORE보다 낮은 레벨의 전압 VLIOP으로 프리차지시키므로, 쓰기 동작에서 프리차지 동작으로 전환될 때 로컬 입출력 라인 쌍(LIO,LIOB)의 전류 소모가 줄어들 수 있는 효과가 있다.
또한, 본 발명의 일 실시 예는 낮은 전압 또는 고속 동작하는 반도체 메모리 장치에 적용되어 읽기 동작시 로컬 입출력 라인 쌍(LIO,LIOB)을 비트 라인 프리차지 전압 VBLP보다 높은 레벨의 전압 VLIOP로 프리차지시키므로, 로컬 입출력 라인 쌍(LIO,LIOB) 간의 전압 차이를 충분히 확보하여 안정적인 읽기 동작을 수행할 수 있는 효과가 있다.
아울러, 본 발명의 일 실시 예는 메모리 내부 동작에 사용되는 코어 전압 VCORE이나 비트 라인 프리차지 전압 VBLP을 사용하지 않고 독립적으로 입출력 라인 프리차지 전압 VLIOP을 생성하여 사용함으로써, 다른 회로의 동작 영향에 의한 노이즈 등이 발생하지 않을 수 있는 효과가 있다.
본 발명의 다른 실시 예로서 도 6의 구조가 개시되며, 본 발명의 다른 실시 예는 로컬 입출력 라인 쌍(LIO,LIOB)을 외부 전압 VDD으로 프리차지시킴으로써, 리프레쉬 성능을 개선하고 쓰기 동작시 쓰기 회복 시간(tWR)을 좋게 할 수 있다.
구체적으로, 도 6의 실시 예는 입출력 라인 감지증폭부(100), 라이트 드라이버부(200), 입출력 라인 프리차지부(300), 입출력 라인 연결부(400), 비트 라인 감지증폭부(500a,500b), 및 컬럼 제어부(600a,600b)를 포함한다.
입출력 라인 감지증폭부(100)는 읽기 동작시 비트 라인 쌍(BL,BLB)을 거쳐 로컬 입출력 라인 쌍(LIO,LIOB)으로 전달된 데이터를 증폭하여 외부로 전달하며, 라이트 드라이버부(200)는 쓰기 동작시 외부로부터 전달된 데이터를 증폭하여 로컬 입출력 라인 쌍(LIO,LIOB)로 전달한다. 여기서, 라이트 드라이버부(200)는 외부로부터 전달된 데이터를 외부 전압 VDD 레벨로 증폭하여 로컬 입출력 라인 쌍 (LIO,LIOB)으로 전달한다.
입출력 라인 프리차지부(300)는 프리차지 동작시 외부 전압 VDD을 로컬 입출력 라인 쌍(LIO,LIOB)으로 제공한다.
입출력 라인 연결부(400)는 읽기 또는 쓰기 동작시 입출력 라인 감지증폭부(100), 라이트 드라이버부(200), 및 입출력 라인 프리차지부(300)가 연결된 로컬 입출력 라인 쌍(LIO,LIOB)과 비트 라인 감지증폭부(500a,500b)가 연결된 세그먼트 입출력 라인 쌍(SIO,SIOB)을 각각 연결한다. 여기서, 입출력 라인 연결부(400)는 로컬 입출력 라인 쌍(LIO,LIOB)과 세그먼트 입출력 라인 쌍(SIO,SIOB) 사이에서 각각 스위칭하는 NMOS 트랜지스터형 스위치(N1,N2)로 구성될 수 있으며, 읽기 또는 쓰기 동작시 외부 전압 VDD보다 높은 레벨인 승압 전압 VPP 레벨로 상승하는 스위치 제어 신호 IOSW_ON에 의해 MOS 트랜지스터형 스위치(N1,N2)가 턴 온되어 로컬 입출력 라인 쌍(LIO,LIOB)과 세그먼트 입출력 라인 쌍(SIO,SIOB)을 각각 연결한다.
비트 라인 감지증폭부(500a,500b)는 읽기 또는 쓰기 동작시 각각 비트 라인 쌍(BLa,BLBa,BLb,BLBb)의 전위차를 감지 증폭하여 셀에 데이터를 써넣거나 셀 데이터를 세그먼트 입출력 라인 쌍(SIO,SIOB)으로 전달한다.
컬럼 제어부(600a,600b)는 컬럼 어드레스에 의해 생성되는 컬럼 제어 신호 YIa, YIb 각각에 의해 해당 비트 라인 감지증폭부(500a)와 세그먼트 입출력 라인 쌍(SIO,SIOB) 사이를 연결한다. 여기서, 컬럼 제어부(600a,600b)는 인에이블시 코어 전압 VCORE 레벨을 갖는 컬럼 제어 신호 YIa, YIb를 각각 제공하는 드라이버(601a,601b)와, 드라이버(601a,601b)에서 출력된 코어 전압 VCORE에 의해 턴 온되어 비트 라인 감지증폭부(500)와 세그먼트 입출력 라인 쌍 SIO, SIOB 사이를 각각 연결하는 NMOS 트랜지스터형 스위치(N3~N6)로 구성될 수 있다.
이러한 구성을 갖는 본 발명의 다른 실시 예의 쓰기 동작을 상세히 살펴보면, 도 7에 도시된 바와 같이, 컬럼 제어 신호 YIa가 인에이블되어 코어 전압 VCORE 레벨로 상승하면, 외부 전압 VDD 레벨로 프리차지되어 있던 로컬 입출력 라인 쌍(LIO,LIOB)이 외부 전압 VDD과 접지 전압 VSS 레벨로 디벨롭된다.
이때, 로컬 입출력 라인 쌍(LIO,LIOB) 중 어느 하나가 외부 전압 VDD 레벨이 고 나머지 하나가 접지 전압 VSS 레벨이므로, 컬럼 제어부(600a)의 NMOS 트랜지스터형 스위치(N3,N4)는 게이트 단자로 인가된 컬럼 제어 신호 YIa에 의해 턴 온되어 비트 라인 감지증폭부(500a)와 세그먼트 입출력 라인 쌍(SIO,SIOB) 사이를 연결한다.
그리고, 비트 라인(BLBa)에 연결된 셀에 데이터를 써넣는다고 가정하면, 비트 라인 감지증폭부(500a)의 동작에 의해 비트 라인(BLBa)는 접지 전압 VSS에서 코어 전압 VCORE 레벨로 상승하고, 비트 라인(BLa)는 코어 전압 VCORE에서 접지 전압 VSS 레벨로 하강한다. 이때, 사용되지 않는 비트 라인 쌍(BLb,BLBb)은 각각 코어 전압 VCORE과 접지 전압 VSS을 유지한다.
이상에서 살펴본 바와 같이, 본 발명의 다른 실시 예는 전류 소모가 큰 라이트 드라이버부(200)와 입출력 라인 프리차지부(300)에서 코어 전압 VCORE 대신에 외부 전압 VDD를 사용하므로, 코어 전압 VCORE 레벨로 상승하는 비트 라인과 코어 전압 VCORE 레벨을 유지하는 비트 라인에서 전압 강하가 발생하는 것을 줄일 수 있으며, 그에 따라, 리프레쉬 및 tWR 특성이 좋아질 수 있는 효과가 있다.
이와 같이, 본 발명은 로컬 입출력 라인 쌍을 코어 전압 VCORE와 비트 라인 프리차지 전압 VBLP 사이의 레벨을 갖는 전압 VLIOP으로 프리차지시킴으로써, 쓰기 동작에서 프리차지 동작으로 전환될 때 발생하는 소비 전력이 줄어들 수 있고, 읽기 동작시 로컬 입출력 라인 쌍을 충분히 디벨롭시켜 오류가 발생하는 것을 줄일 수 있는 효과가 있다.
또한, 본 발명은 전류 소모가 큰 입출력 라인 프리차지부(300)에서 외부 전압 VDD을 사용하여 입출력 라인 쌍을 외부 전압 VDD으로 프리차지시킴으로써, 코어 전압 VCORE의 레벨 변동이 줄어들어 리프레쉬 및 tWR 특성이 좋아지는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (7)

  1. 입출력 라인 쌍을 프리차지시키기 위한 입출력 라인 프라차지 회로에 있어서,
    코어 전압과 상기 코어 전압의 반에 해당하는 레벨을 갖는 비트 라인 프리차지 전압 사이의 전압 레벨을 갖는 입출력 라인 프리차지 전압을 생성하는 프리차지 전압 생성부; 및
    리드 및 라이트 전후 프리차지 동작시 상기 입출력 라인 프리차지 전압을 상기 입출력 라인 쌍으로 제공하는 입출력 라인 프리차지부;를 포함함을 특징으로 하는 입출력 라인 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 프리차지 전압 생성부는 상기 코어 전압과 상기 비트 라인 프리차지 전압 사이의 반에 해당하는 레벨을 갖는 상기 입출력 라인 프리차지 전압을 생성함을 특징으로 하는 입출력 라인 프리차지 회로.
  3. 제 1 항에 있어서,
    상기 입출력 라인 프리차지부는,
    프리차지 동작시 인에이블되는 프리차지 신호에 의해 동작하여 상기 입출력 라인 프리차지 전압을 상기 입출력 라인 쌍 중 어느 하나로 전달하는 제 1 스위칭 수단; 및
    상기 프리차지 신호에 의해 동작하여 상기 입출력 라인 프리차지 전압을 상기 입출력 라인 쌍 중 나머지 하나로 전달하는 제 2 스위칭 수단;를 포함함을 특징으로 하는 입출력 라인 프리차지 회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단은 MOS 트랜지스터로 구성됨을 특징으로 하는 입출력 라인 프리차지 회로.
  5. 프리차지 동작시 입출력 라인 쌍을 코어 전압보다 높은 레벨의 외부 전원 전압으로 프리차지시키는 입출력 라인 프리차지부;
    읽기 또는 쓰기 동작시 비트 라인 쌍의 전위 차를 감지 증폭하는 비트 라인 감지증폭부; 및
    컬럼 어드레스에 의해 생성되는 컬럼 제어 신호가 인에이블될 때 상기 비트 라인 감지증폭부에서 증폭된 데이터를 상기 입출력 라인 쌍으로 전달하는 컬럼 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 컬럼 제어부는,
    상기 컬럼 제어 신호를 제공하는 드라이버; 및
    상기 컬럼 제어 신호에 의해 턴 온되어 상기 비트 라인 감지증폭부와 상기 입출력 라인 쌍 사이를 연결하는 스위칭 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 드라이버는 상기 컬럼 제어 신호로써 코어 전압을 제공함을 특징으로 하는 반도체 메모리 장치.
KR1020060061576A 2006-06-30 2006-06-30 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 KR100762905B1 (ko)

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