KR940009633B1 - 반도체 기억장치의 적층캐패시터 제조방법 - Google Patents
반도체 기억장치의 적층캐패시터 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1f 도는 본 발명에 따른 반도체 기억장치의 적층캐패시터 제조과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1: 반도체 기판 2 : 소자분리 절연막
3A : 게이트 전극 3B : 게이트 전극선
4 : 소오스전극 5 : 드레인전극
6 : 층간절연막 7 : 제 1 차 실리콘막
8 및 8' : 얇은 절연막 9 및 9' : 핀홀
10 : 제 2차 실리콘막 10A : 실리콘 스페이서(spacer)
11 : 제 3 차 실리콘막 12 : 전하보존전극
13 : 캐패시터 유전체막 14 : 플레이트 전극
20 : 콘택홈
본 발명은 반도체 기억장치의 적층캐패시터 제조방법에 관한 것으로, 특히 MOSFET의 소오스 전극에 전하보존전극을 준자기정렬콘택 방법에 의해 접속시켜서 단위셀의 면적을 감소시키고, 적층캐패시터 구조의 전하보존전극용 실리콘층의 표면을 울퉁불퉁하게 형성하여 전하보존전극의 표면을 증대시킨 반도체 기억장치의 적층캐패시터 제조방법에 관한것이다.
일반적으로 반도체 기억장치는 집적도의 증가에 따라 단위셀이 구성되는 면적이 감소되므로 인하여 정보의 내용을 저장하는 캐패시터의 용량측면에서 한계에 도달하게 되었다. 이를 해결하기 위하여 적층형 구조가 개발되었고, 이러한 적층형에서도 계속적인 집적도 증가에 따라 종래의 단층구조로는 캐패시터 용량에 한계가 있어 다층구조를 갖는 캐패시터를 구성하여 캐패시터 용량을 증대새켜 왔다. 그러나 다층구조를 사용함에 따라 전체적인 단차가 심화되었고, 이러한 단차 차이에 의한 콘택형성 및 전도물질의 스탭카버리지 (Step Coverage)가 제조공정상의 문제점으로 남게 되었다.
따라서, 본 발명은 동일한 면적에서 적층캐패시터 용량을 증대시키기 위해 전하보존전극용 실리콘층의 표면적을 울퉁불퉁하게 형성하여 종래기술로서 형성된 전하보존전극보다 표면적을 증대시킨 전하보존전극용 실리콘층을 형성하면서, 동시에 전하보존전극을 소오스 전극에 접속시키기 위한 콘택형성시 실리콘 스페이스를 이용한 준자기정렬 콘택형성방법에 의하여 콘택의 크기를 사진현상기술에 의해 형성할 수 있는 최소크기보다 작게 형성하므로써 단위셀의 크기를 감소시킬 수 있는 반도체 기억장치의 적층캐패시터 제조방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 기억장치의 적층캐패시터 제조방법은 전하보존전극의 표면적을 증대시키면서 전하보존전극의 콘택 크기를 최소화하기 위하여 반도체 기판의 일정부분에 소자분리절연막을 형성하고, 게이트 전극과 게이트 전극선 및 소오스전극과 드레인전극을 형성한 후, 전체적으로 층간절연막을 형성한다음, 제 1 차 실리콘막을 소정두께 형성하는 단계와, 콘택마스크를 사용하여 소오스 전극상부의 제 1 차 실리콘막을 일정부분 식각한후, 남아있는 제 1 차 실리콘막의 표면에 얇은 절연막을 형성하는 단계와, 제 1 차 실리콘막 표면에 형성된 얇은 절연막위에 제 2차 실리콘막을 형성하므로써 얇은 절연막에 다수의 핀홀이 형성되게 하는 단계와, 마스크를 사용하지 않고 노출된 제 2 차 실리콘막을 식각하고, 계속하여 제1차 실리콘막의 일정두께까지 식각하여 제 1 차 실리콘막에 다수의 요홈을 형성하는 동시에 제 1 차 실리콘막 측벽에 실리콘 스페이서를 형성하는 단계와, 상기의 요홈이 형성된 제 1 차 실리콘막 및 실리콘 스페이서를 식각장벽층으로 노출된 층간절연막을 식각하여 소오스 전극을 노출시키는 동시에 남아있는 얇은 절연막을 제거하고, 전체표면상에 일정두께의 제 3 차 실리콘막을 형성하는 단계와 , 상기 제 1 및 3 차 실리콘막의 예정된 부분을 제거하여 전하보존전극을 형성하고, 상기 전하보존전극 표면에 캐패시터 유전체막을 형성한 후, 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제 1a 도 내지 제 1f 도는 본 발명에 따른 반도체 기억장치의 적층캐패시터의 제조과정을 나타내는 단면도로서, 제 1a 도는 반도체 기판(1)의 일정부분에 소자분리 절연막(2)을 형성하고, 게이트 전극(3A)과 게이트전극선(3B) 및 소오스 전극(4)과 드레인 전극(5)을 공진의 기술로 각각 예정된 영역에 형성한 후, 전체적으로 층간 절연막(6)을 형성한 다음, 그상부에 제1차 실리콘막(7)을 형성한 단면도이다.
제 1b 도는 콘택마스크(도시하지 않음)을 사용하여 소오스전극(4) 상부의 제 1 차 실리콘막(7)을 일정부분 식각한 후, 남아있는 제 1 차 실리콘막(7)의 표면에 얇은 절연막(8)을 형성한 상태의 단면도로서, 상기 얇은 절연막(8)은 그 두께가 10Å 내지 50Å 사이의 산화막 또는 질화막으로 형성할 수 있으며, 산화막일 경우 H2SO4와 H2O2의 혼합용액에서 성장시킬 수도 있다.
제 1c 도는 전체적으로 제 2 차 실리콘막(10)을 형성한 상태의 단면도로서, 상기 제 2 차 실리콘막(10)을 증착할때,상기 제 1 차 실리콘막(7) 상부의 절연막(8)의 두께가 얇으므로 인하여 부분적으로 침투현상을 일으켜 상기 얇은 절연막(8)은 부분적으로 남게되고(참조번호 8') 얇은 절연막(8)이 밀려나서 하부의 제 1 차 실리콘막(7)이 노출되는 다수의 핀홀(9)이 형성되고, 그로인하여 제 2 차 실리콘막(10)은 다수의 핀홀(9)을 통하여 제 1 차 실리콘막(7)과 접촉하게 된다.
제 1d 도는 마스크를 사용하지 않고 제 2 차 실리콘막(1)을 건식식각하되, 제 2 차 실리콘막(10)의 식각율이 상기 부분적으로 남아있는 얇은 절연막(8')의 식각율보다 크게하고, 식각두께는 제 2 차 실리콘막(10) 두께보다는 크게하면서 제 1 차 실리콘막(7) 두께와 제 2 차 실리콘막(10) 두께의 합보다는 작게하므로써, 제 2 차 실리콘막(10)은 물론 상기 단계에서 형성된 다수의 핀홀(9) 부분의 제 1 차 실리콘막(7)이 일부 식각되면서 깊이를 더한 핀홀(9')을 이루어 울통불퉁한 표면을 형성하고, 또한 상기 소오스 전극(4) 상부의 제 1 차 실리콘막(7)이 식각된 측벽에는 제 2 차 실리콘막(10)에 의한 실리콘 스페이서(10A)가 형성된 상태의 단면도이다.
제 1e 도는 상기의 일부표면이 식각된 제 1 차 실리콘막(7) 및 측벽에 형성된 실리콘 스페이서(10A)을 식각 장벽층으로 이용한 준자기정렬 콘택형성방법에 의하여 소오스 전극(4) 상부의 노출된 부분의 층간절연막(6)을 식각하여(이때 얇은 절연막(8')도 식각됨) 소오스 전극(4)을 노출시킨 콘택홈(20)을 형성한 후, 제 3 차 실리콘막(11)을 형성한 상태의 단면도로서, 표면이 울퉁불퉁한 제 1 차 실리콘막(7) 위에 형성된 제 3 차 실리콘막(11)의 표면도 울퉁불퉁하게 되며, 또한 전하보존전극의 콘택홈(20)의 면적도 실리콘 스페이서(10A)폭만큼 작게 할수 있으므로 게이트전극(3A)과 게이트 전극선(3B)의 간격을 최소패턴 선폭으로 형성할 수 있다.
제 1f 도는 상기 제 1 및 제 3 실리콘막(7 및 11)을 예정부분 제거하여 전하보존전극(12)을 형성하고, 캐패시터 유전체막(13)을 형성한 후 , 플레이트 전극(14)을 형성한 상태의 단면도로서, 이때 상기 전하보존전극(12)은 제 1 차 실리콘막(7)과 실리콘 스페이서(10a) 및 제 3 차 실리콘막(11)이 함께 형성된 것이다.
상술한 바에 의거한 본 발명은 전하보존전극의 표면적이 극대화되고, 동시에 전하보존전극 콘택크기를 최소화 할수 있게 되므로써 단위셀의 면적을 감소시키면서 캐패시터 용량을 극대화시킬 수 있어 반도체 기억장치의 고집적화에 기여할 수 있는 장점이 있다.
Claims (3)
- 반도체 기억장치의 적층캐패시터 제조방법에 있어서, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트 전극과 게이트 전극선 및 소오스전극과 드레인전극을 형성한 후, 전체적으로 층간절연막을 형성한다음, 제 1 차 실리콘막을 소정두께 형성하는 단계와, 콘택마스크를 사용하여 소오스 전극 상부의 제 1 차 실리콘막을 일정부분 식각한후, 남아있는 제 1 차 실리콘막의 표면에 얇은절연막을 형성하는 단계와, 제 1 차 실리콘막 표면에 형성된 얇은 절연막위에 제 2 차 실리콘막을 형성하므로써 얇은 절연막에 다수의 핀홀이 형성되게 하는 단계와, 마스크를 사용하지 않고 노출된 제 2 차 실리콘막을 식각하고, 계속하여 제 1 차 실리콘막의 일정두께까지 식각하여 제 1 차 실리콘막에 다수의 요홈을 형성하는 동시에 제 1 차 실리콘막 측벽에 실리콘 스페이서를 형성하는 단계와, 상기의 요홈이 형성된 제 1 차 실리콘막 및 실리콘 스페이서를 식각장벽층으로 노출된 층간절연막을 식각하여 소오스 전극을 노출시키는 동시에 남아있는 얇은 절연막을 제거하고, 전체표면상에 일정두께의 제 3 차 실리콘막을 형성하는 단계와, 상기 제 1 및 3 차 실리콘막의 예정된 부분을 제거하여 전하보존전극을 형성하고, 상기 전하보존전극 표면에 캐패시터 유전체막을 형성한 후, 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 기억장치의 적층 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제 1 차 실리콘막 상부의 얇은절연막은 산화막 또는 질화막으로 10Å 내지 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 기억장치의 적층캐패시터 제조방법.
- 제 2 항에 있어서, 상기 제 1 차 실리콘막 상부의 얇은 절연막으로 산화막을 형성할때 H2SO4와 H2O2혼합용액에서 성장시키는 것을 특징으로 하는 반도체 기억장치의 적층캐패시터의 제조방법.
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