JP3222944B2 - Ｄｒａｍセルのキャパシタの製造方法 - Google Patents

Ｄｒａｍセルのキャパシタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（Dynamic Random Access Memory：以
下、ＤＲＡＭと称す）のセルのキャパシタの製造方法に
係り、特に、６４メガビットの高集積のＤＲＡＭに適用
するのに好適な技術に関する。
【０００２】
【従来の技術】従来のＤＲＡＭセルの情報蓄積用のキャ
パシタとしては、基板上に積層した構造のキャパシタ
（スタックキャパシタ(Stack Capacitor)）と、溝内に
埋め込み積層する構造のキャパシタ（トレンチキャパシ
タ(Trench Capacitor)）がある。前者のスタックキャパ
シタの場合は、高集積化されたメモリセルで要求される
程度の容量を得るためには、積層構造を高く積み上げる
必要があり、このような場合は、段差被覆を良好に行な
うことができないという問題がある。トレンチキャパシ
タの場合は、溝間の絶縁が不十分となり易く、かつ、製
造工程が複雑となる問題がある。
【０００３】図３（Ａ）〜（Ｄ）は、従来のスタックキ
ャパシタを有するＤＲＡＭのセルの製造方法を示す工程
断面図である。
【０００４】まず、図３（Ａ）に示すように、公知のＭ
ＯＳトランジスタ形成工程により、シリコン（Ｓｉ）等
の半導体基板１に素子分離用酸化シリコン膜２、ゲート
電極３、ソースまたはドレイン領域４等を形成し、その
上に絶縁層５を形成する。
【０００５】次に、図３（Ｂ）に示すように、スタック
キャパシタの下部電極（ノード）の一部となる多結晶シ
リコン膜６を形成する。次いで、公知のホトリソグラフ
ィー技術を用いて図示のような形状にパターニングされ
たホトレジスト膜７を形成した後、このホトレジスト膜
７をマスクとしてエッチングを行ない、ソースまたはド
レイン領域４上の絶縁層５および多結晶シリコン膜６に
埋込みコンタクトホール７１を形成する。
【０００６】次に、ホトレジスト膜７を除去した後、図
３（Ｃ）に示すように、スタックキャパシタの下部電極
の一部となる多結晶シリコン膜８を形成して、スタック
キャパシタの下部電極とソースまたはドレイン領域４と
の電気的接続部（コンタクト部）１０を形成する。次い
で、公知のホトリソグラフィー技術を用いて、図３
（Ｃ）に示すような形状にパターニングされたホトレジ
スト膜９を形成した後、多結晶シリコン膜６と８をエッ
チングしてパターニングし、これらの２層の多結晶シリ
コン膜６と８からなるスタックキャパシタの下部電極を
形成する。
【０００７】次に、図３（Ｄ）に示すように、ホトレジ
スト膜９を除去した後、多結晶シリコン膜６と８の２層
からなるスタックキャパシタの下部電極の表面に誘電体
膜１１を形成する。次いで、その上に多結晶シリコン膜
を形成した後、公知のホトリソグラフィー技術とエッチ
ング技術を用いてパターニングし、スタックキャパシタ
の上部電極（プレート）１２を形成する。
【０００８】
【発明が解決しようとする課題】図３（Ａ）〜（Ｄ）に
示したような工程により製造される、従来のＤＲＡＭの
セルにおいては、スタックキャパシタの容量が、高集積
ＤＲＡＭのセル（例えば６４メガ）で要求される値を満
たすことができない。また、容量を大きくするために、
公知のフィン（fin）構造またはシリンダー構造にする
場合、段差被覆を良好に行なうことができず、後の工程
を施すのが困難になる問題がある。
【０００９】本発明の目的は、上記の従来技術の問題点
を解消し、キャパシタの容量を大幅に増大させ、かつ、
段差被覆を良好に行なうことができるＤＲＡＭセルのキ
ャパシタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＲＡＭセルのキャパシタの製造方法は、
半導体基板（２１）上およびその表面領域にＭＯＳトラ
ンジスタを形成する工程と、上記ＭＯＳトランジスタを
含む領域上に第１の絶縁層（２５、２６）を形成した
後、上記ＭＯＳトランジスタのソースまたはドレイン領
域（２４）上の第１の絶縁層（２５、２６）にコンタク
トホール（７１）を形成する工程と、上記コンタクトホ
ール（７１）を含む領域上に表面に凹凸を有する第１の
導電層（２８、２９）を形成する工程と、上記第１の導
電層（２８、２９）上に第２の絶縁層（３０）を形成し
た後、上記第１の導電層（２８、２９）の凸部が現われ
るまで上記第２の絶縁層（３０）をエッチバックする工
程と、上記第１の導電層（２８、２９）の凹部に残って
いる上記第２の絶縁層（３０）をマスクとして上記第１
の導電層（２８、２９）の凸部をエッチングして上記第
１の絶縁層（２６）に至る多数の孔を形成する工程と、
上記第２の絶縁層（３０）を除去し、上記第１の導電層
（２８、２９）を所定の形状に加工する工程と、上記第
１の導電層（２８、２９）の表面に誘電体層（３３）を
形成する工程と、上記誘電体層（３３）上に第２の導電
層（３４）を形成する工程とを含んでなることを特徴と
する。
【００１１】
【００１２】
【００１３】また、上記第１の絶縁層（２５、２６）
が、異なる材料からなる２層以上の絶縁層（２５、２
６）を順次形成してなり、かつ、上記第１の導電層（２
８、２９）を所定の形状に加工する工程の後、上記第１
の絶縁層の上層（２６）を除去する工程を有することを
特徴とする。
【００１４】また、上記第１の導電層（２８、２９）
が、少なくとも１層の導電層（２８）と表面に凹凸を有
する導電層（２９）からなることを特徴とする。
【００１５】また、上記第１の導電層（２８、２９）
が、不純物をドープした多結晶シリコン層、不純物をド
ープしない多結晶シリコン層、表面に凹凸を有する多結
晶シリコン層（２９）を順次形成してなることを特徴と
する。
【００１６】また、上記表面に凹凸を有する層（２９）
が多結晶シリコン層であり、上記多結晶シリコン層（２
９）を形成する工程において、圧力０．１〜１Ｔｏｒ
ｒ、温度５７０〜６００℃でＳｉＨ4またはＳｉ2Ｈ6ガ
スを使用して蒸着することを特徴とする。
【００１７】さらに、上記第１の導電層（２８、２９）
の膜厚が上記孔（３１）の径より大きいことを特徴とす
る。
【００１８】
【作用】本発明のＤＲＡＭセルのキャパシタの製造方法
では、多数個の孔と多数の凹凸を有する下部電極の表面
に誘電体層を形成し、上記誘電体層の表面に上部電極を
形成するので、電極の面積を増大することができ、高集
積メモリで要求される容量を容易に得ることができる。
したがって、積層構造を高く積み上げる必要がなく、ま
た、キャパシタが公知のフィン構造やシリンダー構造の
ように基板表面から突出した構造ではなく、基板表面を
覆う構造なので、段差被覆を良好に行なうことができ
る。
【００１９】
【実施例】図２（Ａ）〜（Ｄ）は、本発明の一実施例の
ＤＲＡＭのセルの製造方法を示す工程断面図である。
【００２０】まず、図２（Ａ）に示すように、公知の半
導体製造技術により、Ｓｉ等の半導体基板２１上および
その表面領域に素子分離用酸化シリコン膜２２、および
ソースまたはドレイン領域２４、ゲート電極２３等のア
クティブ領域のＭＯＳトランジスタを形成した後、既に
形成された導電層等とこれから形成するスタックキャパ
シタとを絶縁させるため、窒化シリコン（Ｓｉ3Ｎ4）膜
２５と下部酸化シリコン（ＳｉＯ2）膜２６（または酸
化シリコン膜、窒化シリコン膜、および下部酸化シリコ
ン膜の３層でもよい）を順次形成し、公知のフォトリソ
グラフィー技術を用いて図示のような形状のホトレジス
ト膜７０を形成し、このホトレジスト膜７０をマスクと
して窒化シリコン膜２５と下部酸化シリコン膜２６をエ
ッチングし、埋め込みコンタクト部を形成すべきこれら
の膜の部分にコンタクトホール７１を形成する。
【００２１】次に、フォトレジスト膜７０を除去した
後、基板全面に、不純物をドープした多結晶シリコン膜
と不純物をドープしない多結晶シリコン膜２８、および
表面に凹凸を有する半球形多結晶シリコン膜２９を合計
の膜厚１５００Å以上に形成する。このとき、半球形多
結晶シリコン膜２９は、表面にほぼ半球形の凹凸が形成
されるように、圧力０．１〜１Ｔｏｒｒ、温度５７０〜
６００℃でＳｉＨ4、またはＳｉ2Ｈ6ガスの雰囲気中で
蒸着する。
【００２２】次に、半球形多結晶シリコン膜２９の上
に、上部酸化シリコン（ＳｉＯ2）膜３０を形成した
後、エッチバックして、図２（Ｂ）に示すように、半球
形多結晶シリコン膜２９の凸部が露出するまでエッチン
グする。
【００２３】次に、半球形多結晶シリコン膜２９の凹部
に形成された上部酸化シリコン膜３０をマスクとして用
いて半球形多結晶シリコン膜２９のエッチング工程を行
ない、図２（Ｃ）に示すように、半球形多結晶シリコン
膜２９の凸部から下部酸化シリコン膜２６に至る多数の
微細な孔３１を形成する。なお、孔３１の内径は、スタ
ックキャパシタの下部電極となる多結晶シリコン膜の膜
厚（１５００Å）より小さくなるようにする。
【００２４】次に、半球形多結晶シリコン膜２９上の上
部酸化シリコン膜３０を除去した後、公知のフォトリソ
グラフィー技術およびエッチング技術を用いて、図２
（Ｄ）に示すように、多結晶シリコンからなる所定の形
状のスタックキャパシタの下部電極３２を形成し、次い
で、下部電極３２の下の下部酸化シリコン膜２６を除去
する。
【００２５】以上の工程により、スタックキャパシタの
下部電極３２を形成したが、この下部電極３２のみ斜視
図で概略的に図示すれば、図１（Ｂ）のようになる。な
お、図１（Ａ）に示すように、コンタクトホール７１を
埋め込み、ソースまたはドレイン領域２４とコンタクト
部を形成した下部電極３２部分には、孔３１が形成され
ず、半球形の表面がそのまま残っている。
【００２６】次に、図１（Ａ）に示すように、多数の孔
３１が形成された下部電極３２の表面にＴａ2Ｏ5等から
なる高誘電体膜３３を形成し、次いで、その表面に多結
晶シリコン等からなる上部電極３４を形成して、ＤＲＡ
Ｍセルのキャパシタを形成する。残りの工程は、従来の
ＤＲＡＭの製造工程と同様である。
【００２７】以上のように形成されたＤＲＡＭセルのキ
ャパシタでは、多数個の孔３１と多数の凹凸を有する下
部電極３２の表面に誘電体膜３３を形成し、誘電体膜３
３の表面に上部電極３４を形成するので、電極の面積を
大幅に増大することができ、高集積メモリで要求される
容量を容易に得ることができる。したがって、積層構造
を高く積み上げる必要がなく、また、キャパシタが公知
のフィン構造やシリンダー構造のように基板表面から突
出した構造ではなく、基板表面を覆う構造なので、段差
被覆を良好に行なうことができる。さらに、従来のトレ
ンチキャパシタのように、溝間の絶縁が不十分となる問
題もない。
【００２８】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
下部電極に多数の孔および凹凸を形成したので、キャパ
シタの電極の面積が増大し、キャパシタの容量を大幅に
増大することができ、また、段差被覆性も良好であり、
高集積メモリの情報蓄積用キャパシタを提供できる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の一実施例の製造方法によっ
て作成したＤＲＡＭセルの要部断面図、（Ｂ）は、
（Ａ）のキャパシタの下部電極のみを示す斜視図であ
る。
【図２】本発明の一実施例のＤＲＡＭセルの製造方法を
示す工程断面図である。
【図３】従来のＤＲＡＭセルの製造方法の一例を示す工
程断面図である。
【符号の説明】
２１…半導体基板、２２…素子分離用酸化シリコン膜、
２３…ゲート電極、２４…ソースまたはドレイン領域、
２５…窒化シリコン膜、２６…下部酸化シリコン膜、２
８…不純物をドープした多結晶シリコン膜および不純物
をドープしない多結晶シリコン膜、２９…半球形多結晶
シリコン膜、３０…上部酸化シリコン膜、３１…孔、３
２…下部電極、３３…高誘電体膜、３４…上部電極、７
０…ホトレジスト膜、７１…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−207066（ＪＰ，Ａ) 特開 平５−190511（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上およびその表面領域にＭＯＳ
    トランジスタを形成する工程と、上記ＭＯＳトランジス
    タを含む領域上に第１の絶縁層を形成した後、上記ＭＯ
    Ｓトランジスタのソースまたはドレイン領域上の第１の
    絶縁層にコンタクトホールを形成する工程と、上記コン
    タクトホールを含む領域上に表面に凹凸を有する第１の
    導電層を形成する工程と、上記第１の導電層上に第２の
    絶縁層を形成した後、上記第１の導電層の凸部が現われ
    るまで上記第２の絶縁層をエッチバックする工程と、上
    記第１の導電層の凹部に残っている上記第２の絶縁層を
    マスクとして上記第１の導電層の凸部をエッチングして
    上記第１の絶縁層に至る多数の孔を形成する工程と、上
    記第２の絶縁層を除去し、上記第１の導電層を所定の形
    状に加工する工程と、上記第１の導電層の表面に誘電体
    層を形成する工程と、上記誘電体層上に第２の導電層を
    形成する工程とを含んでなることを特徴とするＤＲＡＭ
    セルのキャパシタの製造方法。
  2. 【請求項２】上記第１の絶縁層が、異なる材料からなる
    ２層以上の絶縁層を順次形成してなり、かつ、上記第１
    の導電層を所定の形状に加工する工程の後、上記第１の
    絶縁層の上層を除去する工程を有することを特徴とする
    請求項１記載のＤＲＡＭセルのキャパシタの製造方法。
  3. 【請求項３】上記第１の導電層が、少なくとも１層の導
    電層と表面に凹凸を有する導電層からなることを特徴と
    する請求項１記載のＤＲＡＭセルのキャパシタの製造方
    法。
  4. 【請求項４】上記第１の導電層が、不純物をドープした
    多結晶シリコン層、不純物をドープしない多結晶シリコ
    ン層、表面に凹凸を有する多結晶シリコン層を順次形成
    してなることを特徴とする請求項１記載のＤＲＡＭセル
    のキャパシタの製造方法。
  5. 【請求項５】上記表面に凹凸を有する層が多結晶シリコ
    ン層であり、上記多結晶シリコン層を形成する工程にお
    いて、圧力０．１〜１Ｔｏｒｒ、温度５７０〜６００℃
    でＳｉＨ４またはＳｉ２Ｈ６ガスを使用して蒸着するこ
    とを特徴とする請求項１、３または４記載のＤＲＡＭセ
    ルのキャパシタの製造方法。
  6. 【請求項６】上記第１の導電層の層厚が上記孔の径より
    大きいことを特徴とする請求項１記載のＤＲＡＭセルの
    キャパシタの製造方法。
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