KR20040079171A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 반도체소자의 전하저장전극용 콘택 플러그를 형성할 때 비트라인과의 정전용량을 낮출 뿐만 아니라 누설전류를 방지하기 위해 콘택홀의 스페이서를 질화막과 산화막의 이중구조로 형성함으로써 정전용량을 낮추면서도 누설전류를 방지할 수 있는 이점이 있다.

Description

반도체소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 전하저장전극용 콘택 플러그를 형성할 때 비트라인과의 정전용량을 낮출 뿐만 아니라 누설전류를 방지하기 위해 콘택홀의 스페이서를 질화막과 산화막의 이중구조로 형성함으로써 정전용량을 낮추면서도 누설전류를 방지할 수 있도록 한 반도체소자의 제조방법에 관한 것이다.

최근의 반도체소자의 디바이스가 고집적화됨에 따라 메모리셀 크기가 점점 가소되면서 워드라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아지면서 전하저장전극 콘택을 더욱 작게 형성하고 있다.

도 1은 종래의 반도체소자의 제조방법에 의한 전하저장전극 구조를 나타낸 단면도이다.

우선, 필드산화막(12)이 형성된 반도체 기판(10)의 활성 영역에 소정의 소자 공정(게이트, 소스, 드레인 등)을 실시한 결과물 전체에 제 1절연막(14)을 형성하고 전하저장전극용 콘택 전극(16)을 먼저 형성한다. 그리고 나서 제 2절연막(18)을 형성하고 그 위에 비트라인(20)을 형성한다. 이때, 비트라인(20)은 폴리실리콘막(20a), 금속실리사이드(20b) 및 캐핑막(20c)이 적층된 형태이고 그 측벽에 100Å 두께의 질화막을 증착한 후 식각한 사이드월(20d)이 형성된다. 그리고, 결과물 전면에 HDP(High Density Plasma)에 의한 산화막을 증착하여 전하저장전극용 층간절연막(22)을 형성한 후 CMP 공정을 통해 평탄화시킨다.

그런다음 전하저장전극용 콘택 플러그의 마스크 패턴(미도시함)을 통해 전하저장전극용 층간절연막(22), 제 2절연막(18)을 식각해서 하부의 콘택전극(16) 표면이 드러나는 콘택홀(30)을 형성한다.

그런다음 콘택홀(30) 전면에 300Å 두께의 질화막을 증착한 후 식각하여 콘택홀 측벽에 스페이서(24)를 형성한다.

이후 도전체로서 폴리실리콘을 콘택홀(30)에 갭필하고 CMP 등의 평탄화 공정으로 그 표면을 평탄화하여 전하저장전극용 콘택 플러그(26)를 형성한다.

이와 같은 방법을 통해 전하저장전극용 콘택 플러그(26)를 형성할 때 콘택홀(30)의 스페이서(24)와 비트라인(20) 간의 정전용량이 크게 되고 비트라인(20)과 콘택 플러그(26) 간의 누설전류 특성이 나빠지는 문제점으로 인해 스페이서(24)를 산화막으로 대체할 경우 정전용량을 낮출 수 있어 유리하지만 콘택 플러그용 콘택홀(30)을 식각할 때 비트라인(20)의 사이드월(20d)이 침식될 경우 비트라인(20)의 금속실리사이드(20b)가 산화막에 의해 산화될 경우 비트라인의 표면저항에 심각한 영향을 미치게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체소자의 전하저장전극용 콘택 플러그를 형성할 때 비트라인과의 정전용량을 낮출 뿐만 아니라 누설전류를 방지하기 위해 콘택홀의 스페이서를 질화막과 산화막의 이중구조로 형성함으로써 정전용량을 낮추면서도 누설전류를 방지할 수 있도록 한 반도체소자의 제조방법을 제공함에 있다.

도 1은 종래의 반도체소자의 제조방법에 의한 전하저장전극 구조를 나타낸 단면도이다.

도 2내지 도 5는 본 발명에 의한 반도체소자의 제조방법을 순차적으로 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

110 : 기판 112 : 필드산화막

114 : 제 1절연막 116 : 콘택 전극

118 : 제 2절연막 120 : 비트라인

122 : 층간절연막 124 : 스페이서

126 : 콘택 플러그

상기와 같은 목적을 실현하기 위한 본 발명은 비트라인 및 전하저장전극용 콘택 전극 등이 형성된 반도체 기판의 하부 구조물 위에 제 1층간절연막을 형성한 후 평탄화하는 단계와, 상기 평탄화한 결과물 위에 전하저장전극용 콘택 플러그의 마스크 패턴을 통해 하부의 전하저장전극용 콘택전극의 표면이 드러나도록 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 형성한 후 상기 콘택홀 측벽에 질화막과 산화막을 순차적으로 적층한 후 식각하여 스페이서를 형성하는 단계와, 상기 콘택홀에 폴리실리콘을 갭필하고 평탄화하여 전하저장전극용 콘택 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

위에서 스페이서 질화막의 두께는 100Å인 것을 특징으로 한다.

또한, 스페이서 산화막의 두께는 200Å인 것을 특징으로 한다.

위와 같이 이루어진 본 발명은 전하저장전극 콘택 플러그를 형성하기 위한 콘택홀을 형성한 후 비트라인과의 누설전류 및 정정용량을 낮추기 위해 콘택홀 측벽에 스페이서 질화막과 스페이서 산화막의 이중 스페이서를 형성하여 정전용량을 낮출 뿐만 아니라 누설전류의 특성을 향상시키게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2내지 도 5는 본 발명에 의한 반도체소자의 제조방법을 순차적으로 설명하기 위한 단면도들이다.

도 2에 도시된 바와 같이 먼저, 하부구조물로써 필드산화막(112)이 형성된 반도체 기판(110)의 활성 영역에 소정의 소자 공정(게이트, 소스, 드레인 등)을 실시한 결과물 전체에 제 1절연막(114)을 형성하고 전하저장전극용 콘택 전극(116)을 먼저 형성한다. 그리고 나서 제 2절연막(118)을 형성하고 그 위에 비트라인(120)을 형성한다. 이때, 비트라인(120)은 폴리실리콘막(120a), 금속실리사이드(120b) 및 캐핑막(120c)이 적층된 형태이고 그 측벽에 100Å 두께의 질화막을 증착한 후 식각한 사이드월(120d)이 형성된다. 그리고, 결과물 전면에 HDP(High Density Plasma)에 의한 산화막을 증착하여 전하저장전극용 층간절연막(122)을 형성한 후 CMP 공정을 통해 평탄화시킨다.

그런다음 도 3에 도시된 바와 같이 전하저장전극용 콘택 플러그의 마스크 패턴(미도시함)을 통해 전하저장전극용 층간절연막(122), 절연막(118)을 식각해서 하부의 콘택전극(116) 표면이 드러나는 콘택홀(130)을 형성한다.

그런다음 도 4에 도시된 바와 같이 콘택홀(130) 전면에 100Å 두께의 질화막(124a)과 200Å 두께의 산화막(124b)을 2중으로 증착한 후 식각하여 콘택홀(130) 측벽에 스페이서(124)를 형성한다.

이후 도전체로서 폴리실리콘을 콘택홀(130)에 갭필하고 CMP 등의 평탄화 공정으로 그 표면을 평탄화하여 전하저장전극용 콘택 플러그(126)를 형성한다.

상기한 바와 같이 본 발명은 반도체소자의 전하저장전극용 콘택 플러그를 형성할 때 비트라인과의 정전용량을 낮출 뿐만 아니라 누설전류를 방지하기 위해 콘택홀의 스페이서를 질화막과 산화막의 이중구조로 형성함으로써 정전용량을 낮추면서도 누설전류를 방지할 수 있는 이점이 있다.

또한, 스페이서를 질화막과 산화막에 의한 이중구조로 형성함으로써 산화막에 의한 비트라인의 금속물질과 산화를 일으켜 비트라인의 표면저항에 악영향을 미치는 것을 방지할 수 있는 이점이 있다.

Claims (3)

1. 비트라인 및 전하저장전극용 콘택 전극 등이 형성된 반도체 기판의 하부 구조물 위에 제 1층간절연막을 형성한 후 평탄화하는 단계와,

   상기 평탄화한 결과물 위에 전하저장전극용 콘택 플러그의 마스크 패턴을 통해 하부의 전하저장전극용 콘택전극의 표면이 드러나도록 식각하여 콘택홀을 형성하는 단계와,

   상기 콘택홀을 형성한 후 상기 콘택홀 측벽에 질화막과 산화막을 순차적으로 적층한 후 식각하여 스페이서를 형성하는 단계와,

   상기 콘택홀에 폴리실리콘을 갭필하고 평탄화하여 전하저장전극용 콘택 플러그를 형성하는 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1항에 있어서, 상기 스페이서의 질화막 두께는 100Å인 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1항에 있어서, 상기 스페이서의 산화막 두께는 200Å인 것을 특징으로 하는 반도체소자의 제조방법.