KR100301369B1 - 반도체메모리장치의커패시터제조방법 - Google Patents

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Abstract

본 발명은 스토리지 전극간의 브리지를 방지하고, 커패시터의 표면적을 증가시키는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 플러그를 포함하여 제 1 절연막 상에 제 2 절연막이 형성되고, 스토리지 전극 형성용 마스크를 사용하여 플러그와 제 1 절연막의 일부가 노출될 때까지 제 2 절연막을 식각함으로써 스토리지 전극 오프닝이 형성된다. 스토리지 전극 오프닝의 양측벽에 플러그와 전기적으로 연결되도록 도전성 스페이서가 형성된다. 도전성 스페이서와 플러그의 표면 상에 선택적 HSG막이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법은, HSG막을 스토리지 전극의 내벽에 성장시킴으로써 이상 성장이나 과다 성장으로 인한 스토리지 전극간의 마이크로브리지를 방지할 수 있고, 커패시터의 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 향상시킬 수 있다.

Description

반도체 메모리 장치의 커패시터 제조 방법(A METHOD OF FABRICATING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.
반도체 장치의 신뢰성을 확보하기 위해서는 커패시터의 용량은 클수록 유리하다. 반도체 소자 중 특히, 메모리 제품의 경우 데이터(data) 값의 자연 소멸에 따른 리프레쉬(refresh) 보전을 위해 되도록 큰 용량의 커패시터가 요구된다. 이 때문에 메모리 제품의 경우 커패시턴스 값을 증가시키기 위해 많은 노력이 이루어지고 있다.
커패시턴스 값을 증가시키기 위해서는 하부 전극으로 사용되는 스토리지 전극의 면적을 넓히거나 유전 상수가 큰 유전막을 사용하는 방법이 있는데, 유전막의 경우 NO, ONO막을 제외하고는 대부분의 경우 아직 개발 중인 경우가 많아 일반적으로 스토리지 전극의 표면적을 증가시켜 정전 용량을 증가시키고 있다.
스토리지 전극의 면적을 넓히는 방법으로는 스택형(stack type)이나 실린더형(cylinder type), 핀형(fin type) 그리고, 트렌치형(trench type) 등이 있으며, 이중 트렌치형과 스택형이 주로 사용되고 있다. 트렌치형은 반도체 기판에 트렌치를 판 다음 스토리지 전극을 증착하여 커패시터를 만드는 것이다. 상기 트렌치형은 스토리지 전극의 면적을 증가시킬 수 있는 장점이 있지만 절연이나 공정 과정이 복잡하고 어렵다는 문제가 있다.
이에 반해, 상기 스택형은 공정 과정이 간단하고 용량을 증가시키기 위해 높이만 증가시킨다면 큰 무리가 없다. 하지만 면적을 증가시키기 위해 높이만 올릴 경우, 후속 금속 배선 공정에서 리소그라피(lithography)가 어렵게 된다. 즉, 셀과 페리(peri) 단차가 너무 커져 리소그라피의 포커스 마진(focus margin)이 감소하여 금속 배선이 얇아지거나 단락(cut off) 또는 브리지(bridge)와 같은 문제점이 발생하게 된다.
상술한 바와 같은 문제점을 해결하기 위해 셀과 페리 단차가 낮은 스토리지 전극을 요구하게 되는데 유전 상수가 큰 고유전막을 사용하기도 하지만 기술적으로 일반화되지 않은 것이 많으므로 일반적으로 HSG(hemi spherical grain)를 이용하여 커패시터의 표면적을 넓히는 방법이 많이 사용된다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 커패시터 제조 방법은, 먼저 트랜지스터가 형성된 반도체 기판(10) 상에 절연막으로 산화막(14)이 형성된다. 상기 산화막(14) 내에 비트 라인(15)이 형성되어 있다. 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 산화막(14)을 식각함으로써 콘택홀(16)이 형성된다.
상기 콘택홀(16)이 폴리실리콘과 같은 도전 물질로 채워져 상기 반도체 기판(10)과 전기적으로 접속되는 플러그(17)가 형성된다.
도 1b에 있어서, 상기 플러그(17)를 포함하여 상기 산화막(14) 상에 도전막으로 폴리실리콘막(18)이 형성된다. 스토리지 전극 형성용 마스크를 사용하여 상기 폴리실리콘막(18)을 식각함으로써 상기 플러그(17)와 전기적으로 접속되는 스토리지 전극(18)이 형성된다. 상기 스토리지 전극(18)의 표면에 HSG막(19)이 형성된다. 상기 HSG막(19)은 커패시터의 표면적을 증가시키기 위한 막이다.
도 1c를 참조하면, 상기 HSG막(19)을 포함하여 상기 산화막(14) 상에 커패시터 유전막(20)이 형성된다. 상기 커패시터 유전막(20) 상에 커패시터 상부 전극으로 도핑된 폴리실리콘막(21)을 증착함으로써 커패시터가 형성된다.
상술한 바와 같은, 스택형 커패시터는 제조 공정이 간단하고, 스루풋(throughput)이 좋은 장점이 있는 반면, 소자가 고집적화되면서 작아진 디자인 룰(design rule)에 따른 충분한 커패시턴스 값을 가지면서, HSG막을 성장시킬 때 인접한 커패시터와의 브리지를 방지할 수 있는 크기의 패턴 형성이 어렵다는 단점이 있다.
그 이유는, HSG막을 성장시키기 위해서는 패터닝된 스토리지 전극 사이가 충분히 넓어야 하는데 그러기 위해서는 정밀한 리소그라피 공정이 필요하고, 면적을 보상하기 위해 스토리지 전극의 높이가 높아져야 하는데 이는, 후속 금속 배선 공정에 큰 영향을 미치기 때문이다. 또한, 패터닝된 스토리지 전극의 표면에 HSG막이 성장하면서 일부가 스토리지 전극 사이에 연결되어 미세한 마이크로브리지(microbridge)가 발생한다. 이는, 소자의 페일(fail)을 일으키는 요인이 되어 소자의 신뢰성을 저하시키는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극간의 마진을 충분히 확보하여 마이크로브리지를 방지하고, 스토리지 전극의 표면적을 증가시킬 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 11, 101 : 소자 격리막
13, 103 : 게이트 전극 14, 104, 110 : 산화막
15, 105 : 비트 라인 106 : 실리콘 질화막
16, 108 : 콘택홀 17, 109 : 플러그
18 : 스토리지 전극 112 : 도전성 스페이서
19, 113 : HSG막 20, 114 : 커패시터 유전막
21, 115 : 커패시터 상부 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 커패시터 제조 방법은, 소자가 형성된 반도체 기판 상에 제 1 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 1 절연막을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전 물질로 채워서 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 플러그를 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와; 스토리지 전극 형성용 마스크를 사용하여 상기 플러그와 제 1 절연막의 일부가 노출될 때까지 상기 제 2 절연막을 식각하여 스토리지 전극 오프닝을 형성하는 단계와; 상기 스토리지 전극 오프닝의 양측벽에 도전성 스페이서를 형성하되, 상기 플러그와 전기적으로 연결되도록 형성하는 단계와; 상기 도전성 스페이서와 플러그의 표면 상에 선택적 HSG막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막을 형성한 후, 상기 제 1 절연막 상에 식각 정지층을 형성하는 단계를 더 포함할 수 있다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 커패시터 제조 방법은, 플러그를 포함하여 제 1 절연막 상에 제 2 절연막이 형성되고, 스토리지 전극 형성용 마스크를 사용하여 플러그와 제 1 절연막의 일부가 노출될 때까지 제 2 절연막을 식각함으로써 스토리지 전극 오프닝이 형성된다. 스토리지 전극 오프닝의 양측벽에 플러그와 전기적으로 연결되도록 도전성 스페이서가 형성된다. 도전성 스페이서와 플러그의 표면 상에 선택적 HSG막이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법은, HSG막을 스토리지 전극의 내벽에 선택적으로 성장시킴으로써 이상 성장이나 과다 성장으로 인한 스토리지 전극간의 마이크로브리지를 방지할 수 있고, 커패시터의 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 향상시킬 수 있다.
(실시예)
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(101)이 형성된다.
상기 반도체 기판(100) 상에 게이트 산화막을 사이에 두고 게이트 전극층(103)이 형성된다. 상기 게이트 전극층(103)은 폴리실리콘(103a)과 실리사이드(103b) 그리고, 실리콘 질화막(103c)이 적층된 게이트 전극의 양측벽이 실리콘 질화막 스페이서(103d)와 같은 절연막에 의해 둘러싸이도록 형성된다.
상기 게이트 전극층(103)을 포함하여 상기 반도체 기판(100) 상에 절연막으로 제 1 산화막(104)이 형성된다. 상기 제 1 산화막(104) 내에 비트 라인(105)이 형성되어 있다.
좀 더 구체적으로, 상기 게이트 전극층(103)을 포함하여 상기 반도체 기판(100) 상에 평탄한 상부 표면을 갖는 산화막(104a)이 형성된다. 상기 산화막(104a) 상에 비트 라인(105)이 형성된 후, 상기 비트 라인(105)을 포함하여 상기 산화막(104a) 상에 평탄한 상부 표면을 갖는 산화막(104b)이 형성된다.
다음에는, 상기 제 1 산화막(104) 상에 상기 제 1 산화막(104)과 선택비가 다른 절연막으로 실리콘 질화막(106)이 형성된다. 상기 실리콘 질화막(106)은 예를 들어, 약 100Å의 두께를 갖는다. 상기 실리콘 질화막(106)은 상기 제 1 산화막(104)에 비해 식각 선택비가 높다. 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 실리콘 질화막(106)과 제 1 산화막(104)을 차례로 식각함으로써 콘택홀(108)이 형성된다.
상기 콘택홀(108)을 폴리실리콘(polysilicon)과 같은 도전 물질로 채운 후 에치 백(etch back)과 CMP(chemical mechanical polishing) 공정 중 어느 하나로 평탄하게 식각함으로써 반도체 기판(100)과 전기적으로 접속되는 플러그(109)가 형성된다. 상기 플러그(109)를 포함하여 상기 실리콘 질화막(106) 상에 절연막으로 제 2 산화막(110)이 형성된다. 상기 제 2 산화막(110)은 예를 들어, 약 10000Å의 두께를 갖는다.
도 2b에 있어서, 스토리지 전극 형성용 마스크를 사용하여 상기 플러그(109)와 제 2 산화막(106)의 일부가 노출될 때까지 상기 제 2 산화막(110)을 식각함으로써 스토리지 전극 오프닝(111)이 형성된다. 상기 스토리지 전극 오프닝(111)의 하부 및 양측벽 그리고, 상기 제 2 산화막(106) 상에 도전막으로 일정한 두께의 폴리실리콘막(112)이 형성된다. 상기 폴리실리콘막(112)은 예를 들어, 약 2000Å의 두께를 갖는다.
도 2c를 참조하면, 상기 폴리실리콘막(112)을 이방성 식각함으로써 상기 스토리지 전극 오프닝(111)의 양측벽에 도전성 스페이서(112)가 형성된다. 상기 도전성 스페이서(112)는 상기 플러그(109)와 전기적으로 연결되도록 형성된다. 상기 제 2 산화막(110)은 상기 폴리실리콘막(112)의 이방성 식각시 산화막과 폴리실리콘막과의 식각 선택비에 의해 지지대 역할을 한다.
그 다음에, 상기 도전성 스페이서(112)와 플러그(109)의 표면 상에 선택적으로 HSG막(113)이 형성된다. 상기 HSG막(113)은 상기 제 3 절연막(110)의 표면에는 성장하지 않고, 도핑된 폴리실리콘막의 표면에만 선택적으로 성장한다.
상기 HSG막(113)을 충분한 크기로 성장시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있고, 반도체 기판과 접속되어 있는 플러그와 연결되어 스토리지 전극과 반도체 기판이 전기적으로 접속될 수 있다.
상술한 바와 같이, 스토리지 전극을 스페이서 모양으로 한 다음 HSG막(113)을 성장시킴으로써, 각각의 스토리지 전극은 인접한 스토리지 전극과 제 2 산화막(110)에 의해서 절연(isolation)이 되기 때문에 마이크로브리지(microbridge)의 발생이 방지된다. 그리고, 종래의 스택형 커패시터에 비해 스토리지 전극의 표면적이 넓어짐으로 커패시터의 정전 용량이 증가되고, 실린더형 커패시터와 비교해 볼 때 사진 공정이나 식각 공정 등의 공정 단계를 줄일 수 있다.
도 2d에 있어서, 커패시터 유전막을 증착하기 전 커패시터 유전막이 증착되는 면적을 넓히기 위해 상기 실리콘 질화막(106)을 식각 정지층으로 하여 제 2 산화막(110)이 제거된다. 상기 실리콘 질화막(106)은 상기 제 2 산화막(110)이 제거될 때 상기 비트 라인(105) 상에 증착된 산화막(104b)이 식각되는 것을 방지하기 위한 막이다.
상기 HSG막(113)을 포함하여 상기 제 1 산화막(106) 상에 커패시터 유전막(114)이 형성된다. 상기 커패시터 유전막(114)은 예를 들어, Ta2O5, Si3N4, NO, ONO, PZT 그리고, BST 중 어느 하나로 형성된다.
마지막으로, 상기 커패시터 유전막(114) 상에 커패시터 상부 전극으로 폴리실리콘막(115)이 형성되어 커패시터가 형성된다.
본 발명은 HSG막을 스토리지 전극의 내벽에 선택적으로 성장시킴으로써 이상 성장이나 과다 성장으로 인한 스토리지 전극간의 마이크로브리지를 방지할 수 있고, 커패시터의 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 트랜지스터가 형성된 반도체 기판(100) 상에 제 1 절연막(104)을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 제 1 절연막(104)을 식각하여 콘택홀(108)을 형성하는 단계와;
    상기 콘택홀(108)을 도전 물질로 채워서 반도체 기판(100)과 전기적으로 접속되는 플러그(109)를 형성하는 단계와;
    상기 플러그(109)를 포함하여 상기 제 1 절연막(104) 상에 제 2 절연막(110)을 형성하는 단계와;
    스토리지 전극 형성용 마스크를 사용하여 상기 플러그(109)와 제 1 절연막(104)의 일부가 노출될 때까지 상기 제 2 절연막(110)을 식각하여 스토리지 전극 오프닝(111)을 형성하는 단계와;
    상기 스토리지 전극 오프닝(111)의 양측벽에 도전성 스페이서(112)를 형성하되, 상기 플러그(109)와 전기적으로 연결되도록 형성하는 단계와;
    상기 도전성 스페이서(112)와 플러그(109)의 표면 상에 선택적 HSG막(113)을 형성하는 단계를 포함하는 반도체 메모리 장치의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막(104)을 형성한 후, 상기 제 1 절연막(104) 상에 식각 정지층(106)을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 식각 정지층(106)은 실리콘 질화막이고, 약 100Å의 두께로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막(104)과 제 2 절연막(110)은 각각 산화막인 반도체 메모리 장치의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전성 스페이서(112)는 폴리실리콘막으로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연막(110)은 약 10000Å의 두께로 형성되고, 상기 도전성 스페이서(112)는 약 2000Å의 두께로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
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