KR960006718B1 - 반도체 기억장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
제1도는 종래 방법에 의한 반도체 기억장치의 커패시터 제조방법에 의해 제조된 반도체 기억장치를 도시한 단면도.
제2도는 본 발명에 의한 반도체 기억장치의 커패시터 제조방법에 의해 제조된 반도체 기억장치를 도시한 단면도.
제3A도 내지 제3G도는 본 발명에 의한 반도체 기억장치의 커패시터 제조방법을 도시한 단면도.
제4도는 제3G도의 A-A'선을 잘라 본 반도체 기억장치를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트전극
5 : 워드선 6 : 장벽산화막
7 : 스페이서 산화막 8 : 드레인
8' : 소오스 9,11,16 : 절연산화막
10,18,22 : 전하보존전극 18' : 다결정실리콘
12,17 : BPSG막 13,27 : 마스크 다결정 실리콘
14,21,28 : 스페이서 다결정 실리콘 15 : 비트 라인
19,20 : 희생 산화막 24 : 감광막
25 : 유전막.
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 셀 정전용량을 극대화시킬 수 있는 반도체 기억장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체산업의 발달과 더불어 기억장치의 개발은 더욱 가속화 되고 있다. 범용의 반도체 기억장치인 DRAM(Dynamic Random Access Memory)의 집적화와 관련해 중요한 요인으로는 셀의 면적감소와 이에 따른 전하보존용량 확보의 한계를 들 수 있다.
그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩(chip)과 셀의 단위 면적의 감소는 필연적이고, 이에 따라 고도의 공정기술의 개발과 함께 소자의 신뢰성 확보와 셀의 전하보존용량확보는 절실한 해결과제가 되고 있다.
본 발명은 새로운 공정을 이용하여 더욱 많은 전하보존 용량을 확보할 수 있는 DRAM 셀의 구조 및 그 제조방법에 관한 것으로, 본 발명의 제조과정을 설명하기에 앞서 첨부된 도면 제1도를 참조하여 종래의 DRAM셀의 제조방법을 간략하게 설명하고자 한다.
제1도에서 도시된 DRAM셀을, 반도체기판(1)에, 예컨대 LOCOS(Local Oxidation Silicon) 등과 같은 방식을 이용해 선택적으로 필드산화막(2)을 형성하는 공정, 그 결과물 전표면에 게이트 산화막(3)을 성장시킨 후 다결정실리콘을 증착하는 공정, 사진식각을 행하여 게이트전극(4) 및 워드선(5)을 패터닝하고 불순물을 주입하는 공정, 결과물 전표면에 산화막을 도포한 후 이방성식각하여 게이트전극(4) 및 워드선(5) 측벽에 스페이서 산화막(7)을 형성하는 공정, 결과를 전표면에 불순물을 주입하여 고집적화에 따른 모스 트랜지스터(MOSFET)의 전기적특성을 개선하기 위한 LDD 구조의 활성영역(드레인(8) 및 소오스(8'))을 형성하는 공정, 고온산화방법으로 절연 산화막(11)과 그 표면이 평탄화된 BPSG(Boro Phosphorus Silicate Glass)막(12)을 형성하는 공정, 결과물 전표면에 다결정실리콘을 증착한 후 비트선 콘택홀 형성을 위한 마스크를 이용해 상기 다결정실리콘과 소정두께의 BPSG막을 제거하므로써 마스크 다결정실리콘(13)을 형성하는 공정, 소정두께의 다결정실리콘을 재증착한 후 이방성식각함으로써 마스크 다결정실리콘(13)과 식각된 BPSG막 측벽에 스페이서 다결정실리콘(14)을 형성하는 공정, 결과물 전표면에 BPSG막을 식각대상물로 한 이방성식각을 행하여 일부 드레인(8)을 노출시킴으로써 비트선을 드레인에 연결시키기 위한 콘택홀을 스페이서 다결정실리콘에 자기정합(Self-align)되게 형성하는 공정, 이 콘택홀을 통하여 불순물이 주입된 다결정실리콘과 실리사이드를 차례로 증착한 폴리사이드를 형성한 후 패터닝하여 비트선(15)을 형성하는 공정, 소자간 절연을 위해 고온 산화방법으로 소정두께의 절연산화막(16)을 형성한 다음, 그 위에 소정두께의 BPSG막(17)을 증착하고 전면식각으로 평탄화 공정을 행하는 공정, 결과물 전표면에 다결정실리콘을 증착한 후 전하보존전극 콘택홀 형성을 위한 마스크를 이용해 이 다결정실리콘과 소정두께의 BPSG막을 제거함으로써 마스크 다결정실리콘(27)을 형성하는 공정, 소정두께의 다결정실리콘을 재증착한 후 이방성식각함으로써 마스크 다결정실리콘(27)과 식각된 BPSG막 측벽에 스페이서 다결정 실리콘(21)을 형성하는 공정, BPSG막을 식각대상상물로 한 이방성 식각을 행하여 소오스(8')상에 적층되는 있는 절연물질들을 제거함으로써 전하보존전극과 소오스를 연결하기 위한 콘택홀을 형성하는 공정, 결과물 전포면에 불순물이 도우프된 다결정 실리콘을 증착하여 소오스(8')와 연결시킨 후 패터닝하여 전하보존전극(10)을 형성하는 공정 및, 표면으로 노출된 다결정실리콘 전표면에, 예컨대 NO(Nitride/Oxide) 또는 ONO(Oxide/Nitride/Oxide)구조의 유천체막(25)을 성장시키고, 그 위에 불순물이 주입된 다결정 실리콘을 증착하여 플레이트전극(26)을 형성하는 공정에 의해 제조된다.
이와 같온 공정에 의해 제조되는 반도체 기억장치는, 현재의 공정 능력을 감안할때, 고집적화 될수록 정전용량 확보 문제는 해결되기 어렵고, 제품이 생산되더라도 저품질의 제품을 생산하게 되어 가격경쟁에서 뒤지게 된다.
따라서, 본 발명의 목적은 고집적화에 알맞은 정전용량을 확보할 수 있는 반도체 기억장치의 커패시터 구조를 제공하는데 있다. 본 발명의 따른 목적을 전술한 커패시터 구조를 실현시킬 수 있는 적절한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 모스 트랜지스터의 소오스와 연결되고 횡방향으로 게이트전극 및 워드선 상부까지 확장된 판넬모양의 제1차 전하보존전극, 그 밑면이 상기 제1차 전하보존전극의 일표면과 접하는 소정의 높이의 원통모양의 제2차 전하보존전극, 및 그 내부에 원통을 가로지르는 판멜 모양의 동공이 두개 형성되어 있고 이 동공을 제외한 상기 원통 내부 전체에 형성되어 있는 제3차 전하 보존전극으로구성된 전하보존전극, 동공의 전표면 및 표면으로 드러난 전하보존전극 전표면에 형성된 유전체막 및, 유전체막 전표면에 형성된 플레이트전극으로 구성된 반도체 기억장치의 커패시터 구조를 제공한다.
또한, 상기 다른 목적을 달성하기 위해 본 발명은 소오스, 드레인 및 게이트전극으로 구성된 모스 트랜지스터의 소오스의 일부가 노출되어 있는 반도체기판 전면에 제1의 도천층을 증착한 후 각 셀단위로 한정되도록 패터닝함으로써 제1차 전하보존전극을 형성하는 제1공정, 결과물 전표면에 소정두께의 절연층을 형성한 후 제1차 전하보존전극의 일 표면이 노출되도록 상기 제1의 절연층을 선택적으로 식각하는 제2공정, 결과를 전표면에 제2의 도전층을 증착하는 제3공정, 결과물 전표면에 소정두께의 희생절연막을 형성한 후 일측 변이 상기 제2차 전하보존전극내에 포함되는 크기의 도랑을 이 희생절연막에 형성되는 제4공정, 도량 측벽에 제3도전층으로 된 스페이서를 형성하는 제5공정, 이 스페이서를 식각마스크로 하여 희생절연막을 이방성식각하여 선택적으로 제거함으로써, 희생절연막으로 형성된 판넬을 제2의 도전층에 의해 생긴 곡(曲)부분 내에 형성하는 제6공정, 결과물 전표면에 제4의 도전층을 증착한 후 각 셀 단위로 한정되도록 패터닝함으로써 제3차 전하보존전극을 형성하는 제7공정, 남은 희생절연막을 제거함으로써 상기판넬을 판넬 모양의 동공으로 만드는 제8공정, 제2의 도전층을 각 셀 단위로 한정되도록 패터닝하여 제2차 전하보존전극을 형성함으로써 제1차 전하보존전극, 제2차 전하보존전극 및 제3차 전하보존전극으로 구성된 전하보존전극을 완성하는 제9공정, 전하보존전극 전 표면에 유전체막을 형성하는 제10공정 및, 유전체막 전표면에 제5의 도전층을 증착하여 플레이트전극을 형성하는 제11공정을 포함하는 것을 특징으로하는 반도체 기억장치의 커패시터 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱더 자세하게 설명하고자 한다. 이들 도면에서, 동일한 부호는 동일 부분을 나타낸다.
제2도는 본 발명에 의한 반도체 기억장치의 커패시터 제조방법에 의해 제조된 반도체 기억장치를 도시한 단면도로서, 모스 트랜지스터의 소오스(8')와 연결되고 횡방향으로 게이트전극(4) 및 워드선(5) 상부까지 확장된 판넬 모양의 제1차 전하보존전극(10), 그 밑면이 상기 제1차 전하보존전극(10)의 일 표면과 접하는 소정 높이의 원통모양의 제 2 차 전하보존전극(18), 및 그 내부에 원통을 가로지르는 판넬 모양의 동공이 두개 형성되어 있는, 이 동공을 제외한 상기 원통 내부 전체에 형성되어 있는 제3차 전하보존전극(22)으로 구성된 전하보존전극, 동공의 전 표면 및, 표면으로 드러난 전하보존전극의 전 표면에 형성된 유전체막(25)및, 유전체막전표에 형성된 플레이트전극(26)으로 구성된 커패시터 구조를 보여준다.
제3A도 내지 제3G도는 본 발명에 의한 반도체 기억장치의 커패시터 제조방법을 도시한 단면도들이다.
먼저, 제3A도는 반도체기판(1)에 모스 트랜지스터를 형성하는 공정을 도시한 것으로서, 이는, P-웰(Well)(또는 N-웰)이 형성된 반도체기판(1)에, 예컨대 LOCOS 등과 같은 방식으로 필드산화막(2)을 성장시키는 제1공정, 이어 게이트산화막(3)과 게이트전극 및 워드선용 다결정실리콘을 시각지연없이 증착한후, 이 다결정실리콘에 불순물을 주입하는 제2공정, 불순물이 주입된 다결정실리콘 상에 장벽산화막(6)을 증착하고, 마스크를 이용한 사진식각을 행하여 상기 장벽산화막, 다결정실리콘 및 게이트전극을 소정의 크기로 식각함으로써 게이트전극(4) 및 워드선(5)을 형성하는 제3공정, 결과물 전표면에 상대적으로 저농도의 N형 불순물 이온(또는 P형)을 주입하고, 소정 두께의 산화막을 증착한 후 이방성식각을 행함으로써 게이트전극 및 워드선 측벽에 스페이서 산화막(7)을 형성하는 제4공정 및, 상대적으로 고농도의 N형 불순물이온(또는 P형)을 주입하여 LDD 구조의 소오스(8') 및 드레인(8)을 형성하는 제5공정으로 진행된다.
제3B도는 제1차 전하보존전극(10)을 형성하는 공정은 도시한 것으로서, 이는 모스 트랜지스터가 형성되어 있는 반도체기판 전표면에 소정두께의 산화막(9)을 증착한 후 마스크를 이용해 이 산화막을 식각해냄으로써 상기 소오스(8')상에 전하보존전극과 소오스를 연결시키기 위한 콘택홀을 형성하는 제1공정 및, 결과물 전표면에 소정두께의 제1의 도전층, 예컨대 불순물의 주입된 다결정실리콘을 증착한 후 각 셀 단위로 한정되도록 패터닝함으토써 제1차 전하보존전극(10)을 형성하는 제2공정으로 진행된다. 이때 산화막(9)은 제1차 전하보존전극 형성을 위해 다결정실리콘을 식각할때 모스 트랜지스터의 드레인(8)을 보호하는 역활을 하고, 제1차 전하보존전극의 크기는 횡방향으로 게이트전극(4)의 일부와 워드선(5)전부를 덮는 크기이다.
제3C도는 비트선(13,14 및 15)을 형성하는 공정을 도시한 것으로서, 이는, 종래 방법(제1도 참조)에서 상세히 설명하였으므로 생략한다.
제3D도는 제2차 전하보존전극 형성용 제2의 도전층(18')을 형성하는 공정을 도시한 것으로서, 이는,종래 방법(제1도 참조)에서 설명한 바와 같은 방법으로 BPSG막(17)까지 형성하는 제1공정, 전하보존전극을 소오스에 연결시키기 위한 콘택홀 마스크를 이용해 절연산화막(11 및 16)과 BPSG막(12 및 17)을 선택적으로 식각하여 제1차 전하보존전극(10) 상에 콘택홀을 형성하는 제2공정 및, 이 콘댁홀을 통해 제1차 전하보전전극과 접속되도록 소정두께의 제2차 전하보존전극 형성용 제2의 도전층(18'), 예컨대 불순물이 주입된 다결정실리콘을 증착하는 제3공정으토 진행된다. 이때, 절연산화막(16) 증착등의 후속 고온 열처리 공정을 통하여 폴리사이드(15)에 주입되어 있는 불순물이온이 마스크 다결정실리콘(13)과 스페이서 다결정실리콘(14)에까지 확산되므로 폴리사이드(15)와 함께 비트선 역활을 하게 된다.
제3E도는 스페이서 제3도전층(28)을 형성하는 공정을 도시한 것으로서, 이는, 결과물 전표면에 소정두께로, 예컨대 PSG(Phosphorus S1licate Glas)와 같은 절연물질을 증착한 후 평탄화 공정을 행하여 희생산화막(19)을 형성하는 제1공정, 희생산화막 전표면에 소정두께의 산화막(20)(소정의 이방성식각에 대해 상기 희생산화막(19)을 구성하는 절연물질과 식각율이 비슷한 (희생 산화막의 식각율을 1로 했을때 4∼5 이하) 물질, 예컨대 PSG 사용)을 증착하는 제2공정, 마스크를 이용해 상기 산화막(20)을 식각함으로써 일측방향(도면 기준으로 횡방향)으로는 제2의 도전층에 형성된 골의 일측방향 크기 보다 작고, 타측방향(도면 기준으로 앞뒤 방향)으로는 상기 골의 타측 방향 크기보다 큰 도랑을 형성하는 제3공정 및, 결과물 전표면에 제3의 도전층, 예컨대 소정 두께의 다결정실리콘을 증착한 후 이를 이방성식각하여 상기 도랑측벽에 스페이서 제3의 도전층(28)을 형성하는 제4공정으로 진행된다. 이때, 희생산화막(19) 및 산화막(20)을 한번의 공정으로 한층으로 형성할 수도 있음은 물론이다.
제3F도는 판넬모양의 동공(23) 및 제3차 전하보존전극(22)을 형성하는 공정을 도시한 것으로서, 이는,스페이서 제3의 도전층(28)을 식각마스크로 하고 산화막(20) 및 희생산화막(19)을 식각 대상물로 한 이방성식각을 행하여 상기 희생산화막으로된 판넬(동공과 같은 부호 23)을 형성하는 제1공정, 결과물 전표면에 제4의 도전층, 예컨대 불순물이 주입된 다결정실리콘을 소정두께로 증착한 후, 감광막 패턴(24)을 이용한 식각공정을 행하여 각 셀 단위로 상기 제4의 도전층을 한정함으로써 제3차 전하보존전극(22)을 형성하는 제2공정 및, 판넬을 구성하는 희생산화막을 습식식각 방식으로 제거해 동공(23)을 형성하는 제3공정으로 진행된다.
제3G도는 전하보존전극(10,18 및 22), 유전체막(25) 및 폴레이트전극(26)을 형성하여 커패시터를 완성하는 공정을 도시한 것으로서, 이는, 상기 감광막 패턴(제3F도의 도면 부흐 24)을 이용한 식각공정을 행하여각 셀 단위로 제2의 도전층을 한정함으로써 제2차 전하보존전극(18)을 완성한 후 감광막패턴을 제거하는표면으로 노출된 제 2 의 도전층, 제 3 의 도전층 및 제 4 의 도전층 전면에, 예컨대 NO 구조 또는 ONO 구조의 유전체막(25)을 형성하는 제2공정 및 유전체막 전표면에, 예컨대 불순물이 주입된 다결정실리콘과 같은 제5의 도전층을 증착하여 프레이트전극(26)을 형성하는 제3공정으로 진행된다. 제4도는 본 발명의 이해를 돕기위해 상기 제3G의 A-A'선을 잘라본 단면도로서, 동공(제3F도 참조)이 어떻게 커패시터토 형성되었는지를 보여준다.
따라서, 제 1차 전하보존전극, 제 2 차 전하 보존전극 및 제 3 차 전하보존전극으로 하나의 전하보존전극을형성하여, 전하보존 용량을 증가시킴으로써 기억 소자의 신뢰성을 향상시킬 수 있다 이때 전하보존 용량은 BPSG막(17)의 두께 및 전하보존전극을 소오스에 연결시키기 위한 콘택홀(제3D도 참조)의 크기를 변화시킴으로써 조절할 수 있음은 물론이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술분야에서 동상의 기술을 가진자에 의해 가능함은 명백하다.
Claims (3)
- 소오스, 드레인 및 게이트전극으로 구성된 모스 트랜지스터의 소오스의 일부가 노출되어 있는 반도체기판 전면에 제1의 도전층을 증착한 후 각 셀단위로 한정되도록 패터닝함으로써 제1차 전하보존전극을 형성하는 제 1공정, 결과물 전표면에 소정두께의 절연층을 형성한 후 제1차 전하보존전극의 일 표면이 노출되도록 상기 제1의 절연층을 선택적으로 식각하는 제2공정, 결과물 전표면에 제2의 도전층을 증착하는제3공정, 결과물 전표면에 소정두께의 희생절연막을 형성한후 일측 변이 상기 제2차 전하보존전극내에 포함되는 크기의 도랑을 이 희생절연막에 형성하는 제4공정, 도랑 측벽에 제3도전층으로 된 스페이서를 형성하는 제5공정, 이 스페이서를 식각마스크로 하여 희생절연막을 이방성식각하여 선택적으로 제거함으로써 희생절연막으로 형성된 판넬을 제2의 도전층에 의해 생긴 곡(曲)부분 내에 형성하는 제6공정, 결과물 전표면에 제4의 도전층을 증착한 후 각 셀 단위로 한정되도록 패터닝함으로써 제3차 전하보존전극을 형성하는 제7공정, 남은 희생절연막을 제거함으로써 상기 판넬을 판넬 모양의 동공으로 만드는 제8공정, 제2의 도전층을 각 셀 단위로 한정되도록 패터닝하여 제2차 전하보존전극을 형성함으로써 제1차 전하보존전극,제 2 차 전하보존전극 및 제 3 차 전하보존전극으로 구성된 전하보존전극을 완성하는 제 9 공정, 전하보존전극전 표면에 유전체막을 형성하는 제10공정 및, 유전체막 전표면에 제5의 도전층을 증착하여 플레이트전극을 형성하는 제11공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1의 도전층, 제2의 도전층, 제3의 도전층, 제4의 도전층 및 제5의 도전층은 불순물이 주입된 다결정실리콘으로 구성되고, 상기 절연층은 산화막으로 구성되며, 상기 희생절연막은 PSG로 구성되는 것을 특징으로 하는 반도체 기억장치의 커패시터 제조방법.
- 제 1항 및 제 2 항 중의 어느 한항에 있어서, 상기 희생 산화막을 두층으로 형성하는 것을 특징으로 하는 반도체 기억장치의 커패시터 제조방법.
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