JPH05152537A - セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ - Google Patents
セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタInfo
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- JPH05152537A JPH05152537A JP3212930A JP21293091A JPH05152537A JP H05152537 A JPH05152537 A JP H05152537A JP 3212930 A JP3212930 A JP 3212930A JP 21293091 A JP21293091 A JP 21293091A JP H05152537 A JPH05152537 A JP H05152537A
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Abstract
数の層間のいずれの導電層とも短絡することなく、小占
有面積で大容量を有するメモリセルを形成する。 【構成】 第1キャパシタは第1の基板導電領域38お
よび第1導電層42を電極として形成され、第2キャパ
シタは第1導電層および第2導電層46を電極として形
成され、第2の基板導電領域が電気的な導電層を介して
第2キャパシタに接続されるとともに、前記基板を介し
て第1キャパシタに第1キャパシタが接続されることに
より、基板上に1キャパシタ・1トランジスタを形成す
る集積回路メモリセルが構成される。この場合、保護膜
及び絶縁性スティック62を使用して、2つの層間のコ
ンタクトを取るため、このコンタクトは中間に介在する
層と短絡することはない。導電層、絶縁層とを交互に形
成し、最上部キャパシタの電極とメモリセルのパストラ
ンジスタとを接続するようになっている。
Description
セルフアラインコンタクト領域の製造方法およびその方
法を用いるスタックトキャパシタに関する。
体の寸法を維持したまま若しくは寸法を縮小して、使用
可能なメモリ数を増加させることである。ダイナミック
・ランダムアクセスメモリ(DRAM)の場合には、1
チップ上で64Kから1メガバイト級を越える容量までに
増加してきた。
ルの密度は向上する。1チップ上にできるだけ多くのセ
ルを凝縮しようとして、種々の技術が利用されてきた
が、現在のところ、次の3つの基本的なタイプのメモリ
セルが用いられている。
れはその名が示す如く、メモリセル用としてフラット型
キャパシタ(電極が基板の表面と平行になるように製造
されている)及びトランジスタを使っている。この構成
の主な欠点は、各キャパシタ用として使用可能な表面積
が減少するに従って、容量すなわち記憶単位を表す電荷
の保持能力が低下する点にある。
キャパシタが使用されている。このトレンチ型キャパシ
タは基板内に形成されるウエル(well)を利用し、これ
によって電荷が、高濃度でドープされたトレンチ壁とこ
のトレンチ内の電極との間のキャパシタに蓄積される。
このタイプのキャパシタの大きな欠点は、基板が高濃度
でドープされていない場合又はトレンチセル同士が接近
し過ぎている場合に、トレンチ壁から隣接のキャパシタ
へと電荷が漏れることである。
シタが使用されている。このスタックトキャパシタはそ
の構成からして、セル外の素子(ワード線又は絶縁層)
の上に重ねるか、若しくは「積層」するキャパシタであ
る。このメモリセルの欠点は、表面積が減少するにつれ
てキャパシタが減ることである。
に提案された一つの解決策は、フラット型キャパシタの
製造技術を用いて、一方を他方の上部に載せた2キャパ
シタを製造することである。この構造は並列接続でのキ
ャパシタの容量(C=C1+C2)を利用したもので、
これによりキャパシタの総表面積は1キャパシタのメモ
リセルよりも小さくすることができ、かつ同程度又はよ
り大きな容量を得ることができる。その結果、より高集
積化が可能となる。
きな問題点は、上部キャパシタ電極を、メモリセルへの
アクセスを制御するパストランジスタに接続することが
非常に難しいことである。このことは、全ての多層構造
において、あるレベルと別のレベルとを接続する場合に
も当てはまる。従って標準的なプロセスにおいては通
常、絶縁層を上部キャパシタの電極の上に配設してお
り、この上部の電極とパストランジスタの両方にエッチ
ングにより小さい孔を設け(それぞれ1平方ミクロンの
単位で)、レベルの異なる2つの層を接続するために金
属の層を堆積していた。
大きくなり、かつ金属コンタクト層がメモリセルすなわ
ちパストランジスタのゲートの縁部に最も接近できる距
離についても、製造に使用するシステムのアラインメン
ト誤差及びエッチングの誤差によって規定されることに
なる。このためマルチキャパシタのメモリセルは、これ
までのところ実際的ではなかった。
題を解決するため小占有面積で大容量を有するメモリセ
ルを提供することを目的としている。
が最少となるコンタクト領域を提供することにある。
絡することなく、上側の層と下側の層とを接続するコン
タクトを取ることにある。
本発明は、基板の上部面から基板内に延びる第1の基板
導電領域を形成し、前記基板の上部面に前記第1の基板
導電領域を覆って第1絶縁層を形成し、該第1絶縁層上
に第1導電層を形成し、前記第1導電層上に第2絶縁層
および第2導電層を含む複数の絶縁層と導電層を交互に
形成し、前記複数の層と第1導電層をエッチングするこ
とにより段差部を形成して、ある高さで前記交互層の1
つの上面部を露出し、さらに異なる高さで別の上面部の
層または領域を露出して、前記高さの間に前記第1導電
層,第2導電層および絶縁層の側壁を含む段差部を形成
し、前記第1導電層の側壁に絶縁性スティック形成して
第1導電層を絶縁し、前記第1の基板導電領域に隣接す
るとともに基板を通って電気的に接続する第2の基板導
電領域を有するトランジスタを形成し、前記絶縁性ステ
ィックに隣接する第2の基板導電領域の上部面を露出
し、前記第2導電層の上部面、前記絶縁性スティック上
に、ならびに第2の基板導電領域上に電気的導電層を形
成して、前記第1導電層に結合することなく第2導電層
と前記第2の基板導電領域とが電気的に接続される、各
工程を含んでいる。
導電領域および第1導電層を電極として形成され、第2
キャパシタは第1導電層および第2導電層を電極として
形成され、第2の基板導電領域が電気的導電層を介して
第2キャパシタに接続されるとともに、前記基板を介し
て第1キャパシタに接続されることにより、1キャパシ
タ・1トランジスタの集積回路メモリセルを形成する。
を使用して、2つの層間のコンタクトを取るため、この
コンタクトは中間に介在する層と短絡することはない。
また、導電性の層と絶縁性の層とを交互に形成するた
め、追加される工程が最少限で済むという独特の特徴が
ある。これらの層をエッチングしながら、同一の導電性
/絶縁性パターンでもって交互する追加の層を形成す
る。なおこれらの各エッチングは導電層もしくは絶縁層
の上面において停止する。そしてコンタクト層を堆積す
ることにより、最上部キャパシタの電極とメモリセルの
パストランジスタとを接続するようになっている。
のモデルと関連させて本発明の実施例について説明す
る。ここで本発明のキャパシタは、別のメモリ回路の要
求に適合するように本発明の趣旨に基づいて種々の変形
が可能である。
路図を示し、メモリセル10は2つのキャパシタ12,14と
パストランジスタ16より構成されている。これらのキャ
パシタ12,14は、第1電極42がアース接続され、第2電
極46がパストランジスタ16のドレイン76に接続される配
置となっている。このパストランジスタ16のソース及び
ゲート72は、従来から周知のようにそれぞれビット線及
びワード線に接続している。トランジスタ16は、エンハ
ンスメント形(金属−窒化物−酸化物)若しくはデプレ
ション形(空乏層形)のFET等のスイッチング素子か
ら構成することができる。
形成されたメモリアレーの一部を示し、4つ分のメモリ
セル10を示してある。当然のことながらアレーには同様
なセルを数百万個含んでいるが、図2は単に一例として
示したものである。このアレー中の各メモリセル10に
は、本発明の実施例に基づいて形成されたキャパシタ1
2,14、及びパストランジスタ16を含んでいる。
ット線18、及びワード線20が示されている。そしてセル
のインプラントカット(implant cut:基板導電領域)
が符号22において示され、このインプラントカット22を
覆うようにセルキャパシタの境界が符号24において示さ
れている。このセルキャパシタの境界24は一般に、以下
で説明するM−1におけるマスクによって規定される。
さらに符号26は一般に、後述するマスクM−2での開口
部を示している。パストランジスタ16は一般に開口部26
とワード線20との交点として規定され、セルキャパシタ
はその境界24によって規定される。ビット線18の特徴
は、メモリセルのキャパシタ14をトランジスタ16のソー
ス/ドレインに接続する導電層ということである。この
接続の詳細については以下で説明する。
である。先ず本発明の実施例の形成は、周知のpドープ
された単結晶シリコンの基板若しくはウエハ30から開始
する。このとき別の基板を使用することもできるし、p
ドーピングを変更することもできる。
上にフィールドシールドを形成する。このフィールドシ
ールドは一般に、シェフィールド・イートン・ジュニア
氏等の米国特許第 4,570,331号明細書において説明され
ている方法、若しくはその変形例によって形成される。
すなわち本実施例においては、このフィールドシールド
の注入を基板30の上部面32の上に行い、これにより活性
パストランジスタ16及びフィールドシールド絶縁トラン
ジスタのしきい値電圧を調整する。好ましくはこのフィ
ールドシールド自体は次の2つの層によって構成され
る。最初にフィールドシールド酸化膜36を、基板上に直
接、好適な 920℃のウエット酸素雰囲気中で約62nmの厚
さまで成長させて形成する。
電領域)38をパターン化するために周知のホトレジスト
(図示せず)を用いる。このセルのインプラントカット
38にはこの部分を導電性にするため60KeV で約5×1014
/cm2 の吸収線量でリンを注入する。この工程によっ
て、実施例における第1すなわち下部キャパシタの電極
をフィールドシールド酸化膜36内に形成する。その後ホ
トレジストを除去する。そして酸化膜36を図3に示すよ
うにエッチングし、これによりセルのインプラントカッ
ト38の端部がセルフアラインされることになる。
の構造の上全面に堆積させる。本実施例では、この第1
キャパシタの誘電体層は、720℃のSiH2C12/NH3 雰囲気中
で堆積させた 0.016ないし 0.020ミクロン厚の硝酸シリ
コン(silicon nitrate)からなる。そしてこのように
して形成された構造を、 920℃のHCL/O2雰囲気中で80分
間にわたって酸化することによって、第1キャパシタの
誘電体層を密閉する。次に本実施例では、好ましくは10
20/cm3 以上のリンをドープしたフィールドシールドポ
リシリコン層42を、周知の方法により第1キャパシタの
誘電体層40の上全面に約0.15ミクロンの厚さに堆積させ
る。
シタに共通となり、ある部分をVSS(接地電位)に接
続することによってこの全ての部分がグランドに接続さ
れることになる。なお、このフィールドシールド層をメ
モリ回路上の別の定電位源に接続することもできる。ま
た、このフィールドシールド層はこのメモリセルを他の
メモリセルから絶縁するとともに、メモリセルキャパシ
タの共通電極若しくは中間電極としても作用する。
44をフィールドシールド層42を覆って堆積若しくは成長
させる。この誘電体層44は窒化シリコン膜からなり、C
VD法により約 0.018ミクロンの厚さに堆積される。な
お、この誘電体層44はキャパシタ素子を所望の容量にす
るため、その構成及び厚さを周知の方法によって変更す
ることもできる。
44を酸化することにより窒化物からなる誘電体層内のギ
ャップを修復させるとともにスタックの導電性低減のシ
リコン酸化膜を形成させる。
極層46を形成する。この具体例では第2電極層46は、C
VD法により約0.15ミクロンの厚さに堆積された導電物
をドープしたポリシリコンよりなり、このCVD工程は
ディシラン( Si2H6)及びフォスフィン( PH3)を用い
たASM垂直炉内で行い、これによってポリシリコン中
に1020/cm3 以上のリンをドーピングさせる。なお、こ
の第2電極層46は、後に図10および図11に関連して
説明するパストランジスタ16のソース/ドレインに接続
してもよい。
よって形成する。このストップ酸化膜48はその名が示す
通り、図9ないし図11に関連して後述する保護層から
なる。本実施例のストップ酸化膜48は、約60nm膜厚に堆
積させた二酸化シリコンからなる絶縁物とすることがで
きる。
シリコン層50よりなる。しかしながらこのストップポリ
シリコン層50は、所望する最終構造によるもので、他の
実施例においては必ずしも必要なものではない。このス
トップポリシリコン層50は約100nmの厚さに堆積された
ドープなしのポリシリコンよりなる。
構造は、導電性物質の層と絶縁性物質の層とが交互にな
るよう形成されることが分かる。
例によって形成されたスタックトキャパシタの構造を示
してある。図5より、交互に積み上げられた層は、M−
1及びM−2の位置で規定される。
部52(図4)が、セルのインプラントカットの端部に隣
接して形成される。好適な方法は、周知のようにホトレ
ジスト(図示略)により図3の構造の全面にレジストマ
スクを形成する。ここで図4のM−1はマスクの端部を
示す。そこで、ストップポリシリコン層50を周知の異方
性ドライエッチング装置によりエッチングし、ストップ
酸化膜48上でこのエッチングを停止する。
停止するよう異方性ドライエッチング装置によりエッチ
ングする。このポリシリコンは本実施例での第2電極の
ポリシリコン層46である。そしてこのポリシリコン層46
は、前述のストップポリシリコン層50に用いたと実質的
に同様な手段でエッチングし、第2の誘電体層44の窒化
シリコン膜上でエッチングを停止する。これにより第1
の段差部52が形成される。その後マスク形成に用いたホ
トレジストを除去する。
るか、若しくは周知の蒸着方法により、約 0.2ミクロン
厚の酸化膜54をつける。こうして形成した構造は上述の
標準的技術によって高密度化され、その構造を図5に示
す。
マスクして、エッチングしている。先ず、図6に示す如
くM−2ラインまで延びてホトレジストがスタックトキ
ャパシタを覆うように酸化膜54をマスクする。このM−
2はホトレジストのマスクM−2に対応するマスク層26
(図2)の端部を表している。
は約 0.7ミクロンである。続いて酸化膜54の露出部分の
エッチングを行い、M−1及びM−2ラインによって規
定される第1領域56内のストップポリシリコン層50の上
でエッチングを停止する。このエッチングによって第2
領域60(領域56の近傍)においても、酸化膜54を通り、
更に第2キャパシタの誘電体層44を通してエッチングさ
れ、フィールドシールドポリシリコン層42の上面で停止
する。その後ホトレジストを除去する(図7参照)。こ
うしてM−2における第2段差部分が、M−1における
第1段差部分とスタックトキャパシタとの間に形成され
る。
のエッチングであり、本実施例では図7において斜線で
示した次の2つの異なるポリシリコンを同時にエッチン
グする。エッチングされる一方のポリシリコンは、M−
1ラインとM−2ラインとの間に露出しているストップ
ポリシリコン層50であり、他方はM−1ラインの右側に
露出しているフィールドシールド層ポリシリコン層42で
ある。このエッチングは酸化膜48及び第1キャパシタの
誘電体層40の上で停止するので、図8に示すように領域
56において最上部がストップ酸化膜48となっている。
段によって図8で形成された構造全面に0.20ミクロン膜
厚で堆積する。そして前段までの工程で露出した酸化膜
48、誘電体層40、及び酸化膜36をシリコンに与える損傷
の少ないエッチング法によって異方性エッチングを施
し、スペーサスティック62,64,68をM−1及びM−2
の位置に形成される段差部に残す。こうして酸化物から
なるスペーサスティック62,64,68がM−1及びM−2
のそれぞれの位置に実質垂直な側壁となる。このように
して形成された構造は、使用した酸化物の堆積の種類に
応じて再び高密度化処理が行われる。
00℃程度の高温で堆積するため、高密度化処理は必要な
い。こうして得られる構造を図10に示す。
シタの誘電体層40、フィールドシールド層42、第2キャ
パシタの誘電体層44、及び第2電極層46の全ての外側端
部を第1段差部M−1において合わし、これらを絶縁す
る。第1及び第2の段差間では第2電極46の水平に延び
た部分が露出しているが、この構造の他の部分は基板30
を除いて酸化膜によって覆われている。
出したシリコン上に20nm膜厚で成長、若しくは別の方法
で形成する。次に、ゲートポリシリコン層72を約 0.2ミ
クロンの膜厚で全面に堆積する。そしてゲートポリ酸化
膜74をこのゲートポリシリコン層72の上全面に約 0.2ミ
クロン膜厚で堆積する。本実施例では、この構造をドラ
イ酸素雰囲気中で 920℃で10分間高密度化処理される。
によってマスクされ、エッチングされる。最初に、ゲー
トポリ酸化膜74をエッチングし、ゲートポリシリコン層
72上でエッチングを停止し、そしてホトレジストを除去
した後、ゲートポリシリコン層72をエッチングし、この
エッチングをゲート酸化膜70上において停止する。
せず)をこの構造の全面に堆積する。こうしてLDD
(Lightly Doped Drain)領域76はマスキングによって規
定される。実施例のLDD領域76は、第1のスペーサ酸
化膜を通して約1×1014/cm2の吸収線量と60KeV のエ
ネルギーでリンを注入することによってN+ にドープさ
れた領域である。そして第2のスぺーサー酸化膜(図示
せず)を、約 0.1ミクロン膜厚で堆積する。これらのス
ペーサ酸化膜を図11に示す如くスティック78,80の部
分を残してエッチングする。
M−2における段差部と対面している)を絶縁したゲー
ト電極が形成される。このゲート電極と段差部との間は
基板30の露出した上部面であり、この表面上にLDDの
注入を行う。
ランジスタのソース・ドレイン領域は、従来より周知の
方法によって別領域に形成される。
をこの構造全面に堆積する。そして窒化チタン層82をシ
リコンでない領域を覆うように形成してもよいが、その
間チタンがポリシリコン層46又は基板30に接触する窒化
チタン層の下にチタンシリサイド層84が形成される。そ
して50nmの窒化チタン層をこの構造上にスパッタ法によ
り被着させる。さらにマスクとしての窒化シリコン膜(S
i3N2) をCVD法により50nm膜厚に堆積させる。この構
造を、符号82(図11)の範囲に対応する領域18(図
2)を覆うホトレジストによってマスクする。
をドライ等方性プラズマエッチング装置によりエッチン
グし、下層の窒化チタン膜の上でエッチングを停止す
る。次に、ホトレジスト膜を除去した後、窒化シリコン
膜をマスクとして窒化チタン膜の露出した領域をエッチ
ングし、チタンシリサイド層84の上でエッチングを停止
する。
成すると、スティック62,64,78,80を有することによ
って、コンタクト/バリア層若しくは窒化チタン膜の領
域(導電性である)が他の導電層、特にグランドに固定
されているフィールドシールド層及びワード線20である
ゲートポリシリコン層72などと接触をとること、すなわ
ち電気的接続を防止できる。しかし、チタンシリサイド
及び窒化チタン膜は、第2のキャパシタ電極46(2つの
段差部の間で露出している)をソース/ドレイン領域と
結合するよう作用する。このことは、上部キャパシタ電
極46がパストランジスタ16のソース/ドレインと結合し
ている図1に対応している。
チングすることなくコンタクト/バリア層を堆積するこ
とができる。また段差部に形成した保護膜を絶縁性ステ
ィックと組み合わせて使用することによって、セルフア
ラインコンタクト層が形成される。
する。そして通常行われるように、BPSG層を全構造
にわたって約 0.6ミクロン膜厚で堆積してもよい。こう
してビット線16が周知の方法で形成される。
1キャパシタと第2キャパシタを積み上げ、これらをパ
ストランジスタに並列接続するようにしたので、この2
キャパシタ方式は1キャパシタ方式に比べてキャパシタ
の単位面積当たりの容量が増大することとなり、小占有
面積で大容量のセルキャパシタを形成することができる
という効果がある。
を交互に積み上げて複数の層を形成したので、余分な製
造工程の増大を防止できる。
け、接続用のコンタクトをその上に取ったため、上記複
数の層の導電層との短絡を防ぐことができ、かつ従来の
コンタクトのために必要であったキャパシタ電極とパス
トランジスタに対するコンタクトウインドーのエッチン
グも不要となった。
る。
である。
る断面図である。
続く工程の断面図である。
く工程の断面図である。
態を示す断面図である。
後の状態を示す断面図である。
断面図である。
断面図である。
を示すと共に、完成された多層のセルフアラインコンタ
クト領域を示す図9に続く工程断面図である。
スタを詳細に示すスタックトキャパシタメモリセルの断
面図である。
部電極) 46 第2電極(上部電極) 48 ストップ酸化膜 50 ストップポリシリコン層 52 段差部 54,61 酸化膜 56 第1領域 60 第2領域 62,64,68,78,80 スティック 72 ゲートポリシリコン層 74 ゲートポリ酸化膜 82 窒化チタン膜 84 チタンシリサイド層
Claims (10)
- 【請求項1】 ある一方の導電層と下側他方の導電層ま
たは領域とを電気的に接続用コンタクトをとる多層から
なる集積回路の製造において、 それぞれの層の上部に複数の層を形成後、 該複数の層をエッチングして、第1の高さの一方の層上
面を露出し、さらに第2の高さにある他の層の上面を露
出して、この第1,2の高さの間に側壁を有する段差部
を形成する工程と、 次いで、前記露出した上面と側壁の上に絶縁層を配設
し、 前記第1高さの一方の層上面および第2高さの他方の層
上面の絶縁層をエッチ除去し、前記段差部の側壁に接す
る部分に絶縁性スティックを残して、この段差部を形成
する層の露出した側壁面が前記上面部から電気的に絶縁
される工程と、 次いで、前記上面部と絶縁性スティック上に電気的導電
層を形成して、前記一方の層と下側他方の層とが前記複
数の層のいずれの中間導電層とも結合することなく電気
的に接続する工程と、を含む集積回路の製造方法。 - 【請求項2】 制御された雰囲気中において集積回路を
熱循環させる工程をさらに含んでいることを特徴とする
請求項1の方法。 - 【請求項3】 前記複数の層を形成する工程は、導電体
と絶縁体を交互に配設して複数の層を形成してなること
を特徴とする請求項1の方法。 - 【請求項4】 導電体と絶縁体が交互に配置される複数
の層が保護膜を含んでいることを特徴とする請求項3の
方法。 - 【請求項5】 前記電気的導電層をエッチングすること
をさらに含んでいることを特徴とする請求項1の方法。 - 【請求項6】 パストランジスタと、第1キャパシタ
と、この第1キャパシタの上部に形成する第2キャパシ
タとを含み、 前記第1,2キャパシタを前記パストランジスタに並列
接続していること特徴とする集積回路のメモリセル。 - 【請求項7】 前記第1,2キャパシタが1つの共通電
極を共にすることを特徴とする請求項6のメモリセル。 - 【請求項8】 前記共通電極がフィールドシールドであ
ることを特徴とする請求項7のメモリセル。 - 【請求項9】 基板の上部面から基板内に延びる第1の
基板導電領域を形成し、 前記基板の上部面に前記第1の基板導電領域を覆って第
1絶縁層を形成し、 該第1絶縁層上に第1導電層を形成し、 前記第1導電層上に第2絶縁層および第2導電層を含む
複数の絶縁層と導電層を交互に形成し、 前記複数の層と第1導電層をエッチングすることにより
段差部を形成して、ある高さで前記交互層の1つの上面
部を露出し、さらに異なる高さで別の上面部の層または
領域を露出して、前記高さの間に前記第1導電層,第2
導電層および絶縁層の側壁を含む段差部を形成し、 前記第1導電層の側壁に絶縁性スティック形成して第1
導電層を絶縁し、 前記第1の基板導電領域に隣接するとともに基板を通っ
て電気的に接続する第2の基板導電領域を有するトラン
ジスタを形成し、 前記絶縁性スティックに隣接する第2の基板導電領域の
上部面を露出し、 前記第2導電層の上部面、前記絶縁性スティック上に、
ならびに第2の基板導電領域上に電気的導電層を形成し
て、前記第1導電層に結合することなく第2導電層と前
記第2の基板導電領域とが電気的に接続される、各工程
を含み、 第1キャパシタは第1の基板導電領域および第1導電層
を電極として形成され、第2キャパシタは第1導電層お
よび第2導電層を電極として形成され、第2の基板導電
領域が電気的導電層を介して第2キャパシタに接続され
るとともに、前記基板を介して第1キャパシタに接続さ
れることを特徴とする、1キャパシタ・1トランジスタ
の集積回路メモリセルの製造方法。 - 【請求項10】 基板の上部面から基板内に延びる第1
の基板導電領域を形成することにより第1キャパシタ電
極を基板内に形成し、 該第1キャパシタ電極の頂部に導電層と絶縁層の交互層
を形成し、前記絶縁層の1つで第1の基板導電領域から
絶縁した1つの導電層を第2キャパシタ電極とし、また
前記絶縁層の他の1つで前記第2キャパシタ電極から絶
縁した1つの導電層を第3キャパシタ電極として、前記
第2キャパシタ電極上に位置させ、 基板の上面よりも高い第1の高さで前記第3キャパシタ
電極の上面部を露出させ、さらに第2,第3キャパシタ
電極の導電層を通る側壁に段差部を形成するようにエッ
チングを施し、 該段差部の側壁に絶縁性スティックを形成し、 前記段差部に隣接する基板部分を露出し、 前記露出した第3キャパシタ電極の上面部の上、ならび
に前記絶縁性スティック上に電気的導電層を形成して、
前記第2キャパシタ電極に接触することなく前記第3キ
ャパシタ電極と前記段差部に隣接した基板の露出部分と
を電気的に接続する、各工程を含み、 前記第1,第3キャパシタ電極が共に前記電気的導電層
を介して電気的に接続されることを特徴とする集積回路
キャパシタを製造する方法。
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Publications (2)
Publication Number | Publication Date |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139479A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100199258B1 (ko) * | 1990-02-09 | 1999-06-15 | 가나이 쓰도무 | 반도체집적회로장치 |
US5203957A (en) * | 1991-06-12 | 1993-04-20 | Taiwan Semiconductor Manufacturing Company | Contact sidewall tapering with argon sputtering |
US5254873A (en) * | 1991-12-09 | 1993-10-19 | Motorola, Inc. | Trench structure having a germanium silicate region |
US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
US5468684A (en) * | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
US5472900A (en) * | 1991-12-31 | 1995-12-05 | Intel Corporation | Capacitor fabricated on a substrate containing electronic circuitry |
US5973910A (en) * | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
US5356834A (en) * | 1992-03-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of forming contact windows in semiconductor devices |
US5175127A (en) * | 1992-06-02 | 1992-12-29 | Micron Technology, Inc. | Self-aligned interlayer contact process using a plasma etch of photoresist |
KR960013508B1 (ko) * | 1992-07-07 | 1996-10-05 | 현대전자산업 주식회사 | 반도체 기억장치 및 그 제조방법 |
KR0137229B1 (ko) * | 1993-02-01 | 1998-04-29 | 모리시다 요이찌 | 반도체 기억장치 및 그 제조방법 |
US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
US5608246A (en) * | 1994-02-10 | 1997-03-04 | Ramtron International Corporation | Integration of high value capacitor with ferroelectric memory |
EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
JPH098244A (ja) * | 1995-06-20 | 1997-01-10 | Yamaha Corp | 半導体装置とその製造方法 |
US5811350A (en) * | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
DE19708167A1 (de) | 1997-02-28 | 1998-09-03 | Merck Patent Gmbh | Pigmentpräparation |
US6198153B1 (en) * | 1997-04-21 | 2001-03-06 | Lsi Logic Corporation | Capacitors with silicized polysilicon shielding in digital CMOS process |
US6016114A (en) * | 1997-04-21 | 2000-01-18 | Lsi Logic Corporation | Apparatus and method of fabricating mixed signal interface in GSM wireless application |
US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
US6380023B2 (en) | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
US6316353B1 (en) * | 1999-02-18 | 2001-11-13 | Micron Technology, Inc. | Method of forming conductive connections |
US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
US6165879A (en) * | 1999-10-26 | 2000-12-26 | United Microelectronics Corp. | Method for improving manufacturing process of self-aligned contact |
US6507063B2 (en) | 2000-04-17 | 2003-01-14 | International Business Machines Corporation | Poly-poly/MOS capacitor having a gate encapsulating first electrode layer |
US6337278B1 (en) | 2000-08-23 | 2002-01-08 | Mosel Vitelic, Inc. | Technique for forming a borderless overlapping gate and diffusion contact structure in integrated circuit device processing |
KR100390039B1 (ko) | 2000-09-04 | 2003-07-04 | 주식회사 하이닉스반도체 | 자기정렬 콘택 제조방법 |
US6440811B1 (en) * | 2000-12-21 | 2002-08-27 | International Business Machines Corporation | Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme |
US6774459B2 (en) * | 2002-08-13 | 2004-08-10 | Micron Technology, Inc. | Capacitor layout technique for reduction of fixed pattern noise in a CMOS sensor |
US6706588B1 (en) | 2003-04-09 | 2004-03-16 | Infineon Technologies Ag | Method of fabricating an integrated circuit having embedded vertical capacitor |
DE10324066A1 (de) * | 2003-05-27 | 2004-12-30 | Texas Instruments Deutschland Gmbh | Stapelkondensator und Verfahren zur Herstellung eines solchen |
US7479439B2 (en) * | 2007-04-20 | 2009-01-20 | International Business Machines Corporation | Semiconductor-insulator-silicide capacitor |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4123300A (en) * | 1977-05-02 | 1978-10-31 | International Business Machines Corporation | Integrated circuit process utilizing lift-off techniques |
US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
JPS55153368A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor memory device |
US4570331A (en) * | 1984-01-26 | 1986-02-18 | Inmos Corporation | Thick oxide field-shield CMOS process |
US4688063A (en) * | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
US4721987A (en) * | 1984-07-03 | 1988-01-26 | Texas Instruments Incorporated | Trench capacitor process for high density dynamic RAM |
JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
US4804636A (en) * | 1985-05-01 | 1989-02-14 | Texas Instruments Incorporated | Process for making integrated circuits having titanium nitride triple interconnect |
US4704705A (en) * | 1985-07-19 | 1987-11-03 | Texas Instruments Incorporated | Two transistor DRAM cell and array |
US4685197A (en) * | 1986-01-07 | 1987-08-11 | Texas Instruments Incorporated | Fabricating a stacked capacitor |
JPS6372150A (ja) * | 1986-09-16 | 1988-04-01 | Matsushita Electronics Corp | ダイナミツクram |
JPS6427252A (en) * | 1987-04-13 | 1989-01-30 | Nec Corp | Semiconductor storage device |
JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
US4864464A (en) * | 1989-01-09 | 1989-09-05 | Micron Technology, Inc. | Low-profile, folded-plate dram-cell capacitor fabricated with two mask steps |
-
1990
- 1990-07-30 US US07/559,466 patent/US5104822A/en not_active Expired - Lifetime
-
1991
- 1991-04-05 US US07/681,159 patent/US5162890A/en not_active Expired - Lifetime
- 1991-07-15 EP EP91111732A patent/EP0469367A1/en not_active Withdrawn
- 1991-07-30 JP JP3212930A patent/JP2673615B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139479A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0469367A1 (en) | 1992-02-05 |
US5162890A (en) | 1992-11-10 |
US5104822A (en) | 1992-04-14 |
JP2673615B2 (ja) | 1997-11-05 |
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