JP2796249B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（Thin Film Tr
ansistor) を用いた半導体記憶装置の製造方法に関し、
特にビットラインコンタクト及びコンデンサコンタクト
の工程余裕度を増加させるのみならず、メモリのセル間
の漏泄電流を極小化することのできる半導体記憶装置の
製造方法に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭ構造では高集積化すれ
ばする程ビットラインコンタクトとワードラインとの間
隔、かつコンデンサコンタクトとビットラインコンタク
ト又はワードラインとの間隔が急激に減少されて、これ
らの間の短絡問題が発生する。
【０００３】
【発明が解決しようとする課題】これによって、コンタ
クトを形成する場合、厳格な整列度の調節が要求されて
工程の余裕度が減少されるようになり、さらに、単結晶
シリコンの上に電荷貯蔵電極用のコンタクトを形成する
場合、電荷貯蔵電極の下部の拡散領域と基板との間に漏
泄電流が発生するのみならず、電荷貯蔵電極の下部の拡
散領域間に漏泄電流が発生するという問題もあった。
【０００４】従って、本発明は前記課題に鑑みてなされ
たもので、ＴＦＴ（Thin Film Transitor)を用いてビッ
トラインコンタクト及びコンデンサコンタクトの工程余
裕度を増加させると共に、メモリ素子の間の漏泄電流を
極小化することのできる半導体記憶装置の製造方法を提
供することを目的とする。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めの本発明に係る第１実施例の半導体記憶装置の製造方
法は、半導体基板１上に第１の絶縁膜２と第１伝導体と
を順に蒸着した後、パターン化の工程によって第１伝導
体の所定部位をエッチングして、記憶素子のビットライ
ン３を形成する段階と、前記全ての構造上に第２絶縁膜
４を蒸着し、パターン化の工程によって所定の第２絶縁
膜をエッチングして、前記ビットライン３を接続するた
めのコンタクトホール１７を形成する段階と、前記段階
からポリシリコンを蒸着し、パターン化の工程によって
所定のポリシリコンをエッチングして薄膜トランジスタ
の活性化領域５を形成する段階と、前記活性化領域５の
上部にゲート酸化膜を蒸着して、ゲート絶縁膜６を形成
する段階と、前記ゲート絶縁膜６の上に第２伝導体及び
第３絶縁膜７，８を順に蒸着し、パターン化の工程によ
って第２伝導体及び第３絶縁膜７，８の所定部位をエッ
チングして、ゲート電極７を形成する段階と、前記活性
化領域５に不純物を注入して、ソース（又は、ドレイ
ン）領域５Ａを形成する段階と、前記全ての構造上に第
４絶縁膜を蒸着し、非等方性のエッチングを行って前記
ゲート電極７の側壁にスペーサ絶縁膜９を形成し、さら
に全ての構造上に第５絶縁膜１０を蒸着する段階と、前
記段階からの自己整列方法によって、所定部位の前記第
５絶縁膜１０をエッチングして、電荷貯蔵電極用のコン
タクトを形成する段階と、前記の構造上に第３伝導体を
蒸着し、パターン化の工程によって所定部分の第３伝導
体をエッチングして電荷貯蔵電極１１を形成した後、前
記電荷貯蔵電極１１の上にコンデンサ絶縁膜１２とプレ
ート電極１３とを順に形成する段階とからなることを特
徴とする。
【０００６】尚、本発明の第２実施例に係る半導体記憶
装置の製造方法は、半導体基板１に、マスク工程及びイ
オン注入法によって、前記半導体基板１のタイプ（ｎま
たはｐ）と反対のタイプ（ｐまたはｎ）のビットライン
３を形成する段階と、前記構造の上に第１絶縁膜２を蒸
着し、マスク工程及びエッチング工程によって前記ビッ
トライン３上部の第１絶縁膜２を所定の幅でエッチング
してコンタクトを形成する段階と、前記コンタクトの上
にポリシリコンを蒸着し、マスク工程及びエッチング工
程によって所定のポリシリコンをエッチングして薄膜ト
ランジスタの活性化領域５を形成し、ゲート絶縁膜６を
形成する段階と、前記ゲート絶縁膜６の上に第２伝導体
７及び第３絶縁膜８を順に蒸着し、マスク工程及びエッ
チング工程によって前記第３絶縁膜８と伝導体７とをエ
ッチングして、ゲート電極７を形成した状態で前記薄膜
トランジスタのソース（又は、ドレイン）領域５Ａを形
成する段階と、前記構造の上に第４絶縁膜を蒸着した
後、非等方性のエッチングを行って前記ゲート電極７の
側壁にスペーサ絶縁膜９を形成し、さらに第５絶縁膜１
０を蒸着し、自己整列方法で前記第５絶縁膜１０をエッ
チングして電荷貯蔵電極用のコンタクトを形成する段階
と、前記コンタクトの上にコンデンサを形成する段階と
からなることを特徴とする。
【０００７】
【実施例】以下、添付した図面をして本発明を詳細に説
明すると、次の通りである。図１は、本発明に係る第１
実施例の半導体記憶装置を製造するためのレイアウト図
である。図１には、ワードライン７、ビットライン３、
及び、電荷貯蔵電極１１の位置領域が表われる。ビット
ラインのコンタクト領域１５はドレイン領域に接続され
る部分であり、電荷貯蔵電極用のコンタクト領域１６は
電荷貯蔵電極１１とソース領域５Ａとが接続される部分
であり、活性化領域５は薄膜トランジスタとして動作す
る部分が表わされている。
【０００８】図２（Ａ）ないし図２（Ｄ）は本発明の第
１実施例による半導体記憶装置の製造工程を示す断面図
である。図２（Ａ）は、半導体基板１の上に第１絶縁膜
２と第１伝導体とを順に蒸着した後、パターン化の工程
によって第１伝導体膜をエッチングして、図１に示した
ビットライン３を形成した状態で第２絶縁膜４を蒸着
し、前記ビットライン３上の第２絶縁膜４を所定の幅に
パターン化してコンタクトホール１７を形成する形状の
断面図である。前記第２絶縁膜４のパターン化の工程時
に用いる感光膜は、前記ビットライン３の幅より大きく
しなければならないのである。
【０００９】図２（Ｂ）は、前記の工程を終えた後、全
ての構造上にポリシリコンを蒸着し、パターン化の工程
によって活性化領域５を形成し、この活性化領域５にゲ
ート酸化膜を熱酸化法、又は、化学蒸着法によって蒸着
してゲート絶縁膜６を形成する形状の断面図であり、前
記の活性化領域５が形成された後、スレッショルド電圧
の調節のためにイオン注入の工程が行われる。一方、前
記活性化領域５は、熱処理によってポリシリコンを単結
晶化したり結晶粒子を大きくしたりすることができる。
【００１０】図２（Ｃ）は、全ての構造の上部に第２伝
導体膜７及び第３絶縁膜８を順に蒸着し、パターン化の
工程によって前記第２伝導体７と第３絶縁膜８を所定の
パターンでエッチングして薄膜トランジスタのゲート電
極７を形成し後、前記ゲート電極７を自己整列用のマス
クにし、かつＢＦ2,Ａｓ，Ｂ，Ｐ等をイオン注入のソー
スにして、前記薄膜トランジスタのソース（又は、ドレ
イン）領域５Ａを形成した後、一定の厚さの第４絶縁膜
を全体的に蒸着し、非等方性のエッチングを行なって前
記ゲート電極７の側壁にスペーサ絶縁膜９を形成した形
状の断面図である。参照符号（５Ｂ）の表われる領域が
薄膜トランジスタのチャネル領域である。
【００１１】図２（Ｄ）は、前記の構造から第５絶縁膜
１０を形成した後、自己整列工程によって前記第５絶縁
膜１０をエッチングして電荷貯蔵電極用のコンタクトを
形成し、前記構造の全てに掛かって第３伝導体を蒸着し
た後、パターン化の工程によって電荷貯蔵電極１１を形
成した状態で、コンデンサ絶縁膜１２とプレート電極１
３とを順に形成する形状の断面図である。前記のコンデ
ンサ絶縁膜１２は、シリコン酸化膜、シリコン窒化膜、
タンタル酸化膜、又はＰＺＴのような高誘電率の薄膜を
用いることになる。
【００１２】図３は本発明に係る第２実施例の半導体記
憶装置を製造するためのレイアウト図である。図３に
は、ワードライン７、ビットライン３、及び電荷貯蔵電
極１１の位置領域が表われる。ビットラインのコンタク
ト領域１５はビットライン３がドレイン領域に接続され
る部分であり、電荷貯蔵電極用のコンタクト領域１６は
電荷貯蔵電極１１とソース領域とが接続される部分であ
り、活性化領域５は薄膜トランジスタとして動作する部
分が表わされる。
【００１３】図４（Ａ）ないし図４（Ｄ）は、本発明の
第２の実施例による半導体記憶装置の製造工程を示す断
面図である。図４（Ａ）は、半導体基板１の上に感光膜
として図３の参照符号３に示したパターンを形成した
後、イオン注入法によって前記半導体基板１のタイプ
（ｎまたはｐ）と反対のタイプ（ｐまたはｎ）のビット
ライン３を形成し、前記全ての構造上に第１絶縁膜２を
蒸着する形状の断面図である。
【００１４】即ち、半導体基板１が例えばシリコンウエ
ーハ上にｎタイプの不純物を注入したｎタイプ半導体で
ある場合には、ｐタイプのビットライン３を形成し、半
導体基板１が例えばシリコンウエーハ上にｐタイプの不
純物を注入したｐタイプ半導体である場合には、ｎタイ
プのビットライン３を形成するものである。
【００１５】図４（Ｂ）は、マスク工程及びエッチング
工程によって前記ビットライン３上部の第１絶縁膜２を
所定の幅にエッチングしてポリシリコンを蒸着した後、
マスク工程及びエッチング工程によって薄膜トランジス
タの活性化領域５を形成し、スレショルド電圧の調節の
ためにイオン注入を行った状態の断面図である。
【００１６】図４（Ｃ）は、前記の活性化領域５上に熱
酸化法、又は化学蒸着法によってゲート絶縁膜６を形成
した後、前記ゲート絶縁膜６の上に第２伝導体７及び第
３絶縁膜８を順に蒸着し、マスク工程及びエッチング工
程によって所定部位の前記第３絶縁膜８と第２伝導体７
とをエッチングして、ゲート電極（ワードライン７）を
形成した状態でイオン注入法によって前記薄膜トランジ
スタのソース（又は、ドレイン）領域５Ａを形成し、全
ての構造上に第４絶縁膜を蒸着し、非等方性のエッチン
グ工程を行って前記ゲート電極７の側壁にスペーサ９を
形成した形状の断面図である。前記ゲート電極７は、メ
モリ素子のワードラインになり、図３では参照符号７に
表われる。
【００１７】図４（Ｄ）は、前記の構造上に第５絶縁膜
１０を蒸着し、マスク工程及びエッチング工程によって
所定の前記第５絶縁膜１０をエッチングして電荷貯蔵用
のコンタクトを形成し、このコンタクトの上にコンデン
サを形成した形状の断面図であり、前記電荷貯蔵用のコ
ンタクトはビットラインのコンタクトが形成されている
反対側に形成される。前記コンデンサの製造工程として
は、前記電荷貯蔵電極用のコンタクトに電荷貯蔵電極１
１を形成した後、コンデンサ絶縁膜１２を形成し、この
コンデンサ絶縁膜１２の上にプレート伝導体１３を蒸着
することによって、前記コンデンサが形成される。
【００１８】図５は、ゲート電極（ワードライン７）を
形成した後、全ての構造上に第６絶縁膜１４を蒸着し、
自己整列コンタクト方法ではなく、直接にコンタクトの
形成方法によるパターン化の工程として電荷貯蔵電極用
のコンタクトを形成した状態でコンデンサを形成した形
状の断面図である。
【００１９】
【発明の効果】以上述べたように本発明によれば、ＴＦ
Ｔを用いて半導体記憶装置を製造することによって、ビ
ットラインとワードラインとの短絡問題や、電荷貯蔵電
極用のコンタクトとビットライン又はワードラインとの
短絡問題を解決することができるのみならず、拡散の接
続面における漏泄電流もないから、工程余裕度を増加さ
せて高集積の記憶素子の製造及び収率向上の効果を図る
ことできる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例の半導体記憶装置を製
造するためのレイアウト図である。
【図２】（Ａ）〜（Ｄ）は本発明の第１実施例による半
導体記憶装置の製造工程を示す断面図である。
【図３】本発明に係る第２実施例の半導体記憶装置を製
造するためのレイアウト図である。
【図４】（Ａ）〜（Ｄ）は本発明の第２実施例による半
導体記憶装置の製造工程を示す断面図である。
【図５】本発明の第３実施例を説明するための半導体記
憶装置の断面図である。
【符号の説明】
１ 半導体基板 ２ 第１絶
縁膜 ３ ビットライン ４ 第２絶
縁膜 ５ 活性化領域 ５Ａ ソース（又は、ドレイン）領域 ６ ゲート絶縁膜 ７ ワードライン（ゲート電極） ８ 第３絶縁膜 ９ スペーサ絶縁膜 10 第５絶縁膜 11 電荷貯蔵電極 12 コンデンサ絶縁膜 13 プレート電極 14 第６絶縁膜 15 ビットラインコンタクト領域 16 電荷貯蔵電極用のコンタクト領域 17 コンタクトホール

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体記憶装置の製造方法に於いて、半導
    体基板の上に第１絶縁膜と第１伝導体とを蒸着した後、
    パターン化の工程によって第１伝導体の所定部位をエッ
    チングして、記憶素子のビットラインを形成する段階
    と、 前記ビットラインを形成した後の構造上に第２絶縁膜を
    蒸着し、パターン化の工程によって所定の第２絶縁膜を
    エッチングして、前記ビットラインを接続するためのコ
    ンタクトホールを形成する段階と、 前記コンタクトホールを形成した後の構造上にポリシリ
    コンを蒸着し、パターン化の工程によって所定のポリシ
    リコンをエッチングして、薄膜トランジスタの活性化領
    域を形成する段階と、 前記活性化領域の上部にゲート酸化膜を蒸着し、ゲート
    絶縁膜を形成する段階と、 前記ゲート絶縁膜の上に第２伝導体及び第３絶縁膜を順
    に蒸着し、パターン化の工程によって第２伝導体及び第
    ３絶縁膜の所定部位をエッチングして、ゲート電極を形
    成する段階と、 前記活性化領域に不純物を注入して、ソース（又は、ド
    レイン）領域を形成する段階と、 前記ソース領域を形成した後の構造上に第４絶縁膜を蒸
    着し、非等方性のエッチングを行って前記ゲート電極の
    側壁にスペーサ絶縁膜を形成し、さらに全ての構造上に
    第５絶縁膜を蒸着する段階と、 自己整列方法によって、所定部位の前記第５絶縁膜をエ
    ッチングして、電荷貯蔵電極用のコンタクトを形成する
    段階と、 前記電荷貯蔵電極用のコンタクトを形成した後の構造上
    に第３伝導体を蒸着し、パターン化の工程によって所定
    部分の第３伝導体をエッチングして電荷貯蔵電極を形成
    した後、前記電荷貯蔵電極の上にコンデンサ絶縁膜とプ
    レート電極とを順に形成する段階とからなることを特徴
    とする半導体記憶装置の製造方法。
  2. 【請求項２】前記第２伝導体上に絶縁膜を蒸着しない状
    態で、パターン化の工程によってゲート電極を形成し、
    全ての構造上に第６絶縁膜を蒸着した後、前記電荷貯蔵
    電極用のコンタクトを形成することを特徴とする請求項
    １に記載の半導体記憶装置の製造方法。
  3. 【請求項３】前記コンデンサ絶縁膜は、シリコン酸化
    膜、シリコン窒化膜、タンタル酸化膜、又は、ＰＺＴの
    ような高誘電率の薄膜を用いることを特徴とする請求項
    １に記載の半導体記憶装置の製造方法。
  4. 【請求項４】前記薄膜トランジスタの活性化領域を形成
    した後、熱処理してポリシリコンを単結晶化したり結晶
    粒子を大きくしたりすることを特徴とする請求項１に記
    載の半導体記憶装置の製造方法。
  5. 【請求項５】前記ゲート絶縁膜は、熱的酸化、又は化学
    蒸着法によって蒸着されることを特徴とする請求項１に
    記載の半導体記憶装置の製造方法。
  6. 【請求項６】半導体記憶装置の製造方法において、半導
    体基板に、マスク工程及びイオン注入法によって、前記
    半導体基板のタイプ（ｎまたはｐ）と反対のタイプ（ｐ
    またはｎ）のビットラインを形成する段階と、 前記ビットラインを形成した後の構造上に第１絶縁膜を
    蒸着し、マスク工程及びエッチング工程によって前記ビ
    ットライン上部の第１絶縁膜を所定の幅でエッチングし
    て、コンタクトを形成する段階と、 前記コンタクトの上にポリシリコンを蒸着し、マスク工
    程及びエッチング工程によって所定のポリシリコンをエ
    ッチングして薄膜トランジスタの活性化領域を形成し、
    ゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜の上に第２伝導体及び第３絶縁膜を順
    に蒸着し、マスク工程及びエッチング工程によって前記
    第３絶縁膜と第２伝導体とをエッチングして、ゲート電
    極を形成した状態で前記薄膜トランジスタのソース（又
    は、ドレイン）領域を形成する段階と、 前記ソース領域を形成した後の構造上に第４絶縁膜を蒸
    着した後、非等方性のエッチングによって前記ゲート電
    極の側壁にスペーサ絶縁膜を形成し、さらに第５絶縁膜
    を蒸着し、自己整列方法で前記第５絶縁膜をエッチング
    して電荷貯蔵電極用のコンタクトを形成する段階と、 前記コンタクトの上にコンデンサを形成する段階とから
    なることを特徴とする半導体記憶装置の製造方法。
  7. 【請求項７】前記ゲート電極の上に第３の絶縁膜を蒸着
    しない状態で、マスク工程及びエッチング工程によって
    ワードラインを形成し、前記ワードラインを形成した後
    の構造上に絶縁膜を蒸着した後、前記電荷貯蔵電極用の
    コンタクトを形成することを特徴とする請求項６に記載
    の半導体記憶装置の製造方法。
  8. 【請求項８】前記薄膜トランジスタのためのポリシリコ
    ンを蒸着した後、熱処理してポリシリコンを単結晶化し
    たりポリシリコンの結晶粒子を大きくしたりすることを
    特徴とする請求項６に記載の半導体記憶装置の製造方
    法。
  9. 【請求項９】前記ゲート絶縁膜は、熱的酸化、又は化学
    蒸着法によって蒸着されることを特徴とする請求項６に
    記載の半導体記憶装置の製造方法。
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