KR960013508B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

Info

Publication number
KR960013508B1
KR960013508B1 KR1019920012085A KR920012085A KR960013508B1 KR 960013508 B1 KR960013508 B1 KR 960013508B1 KR 1019920012085 A KR1019920012085 A KR 1019920012085A KR 920012085 A KR920012085 A KR 920012085A KR 960013508 B1 KR960013508 B1 KR 960013508B1
Authority
KR
South Korea
Prior art keywords
film
electrode
charge storage
insulating film
active region
Prior art date
Application number
KR1019920012085A
Other languages
English (en)
Other versions
KR940003021A (ko
Inventor
유의규
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019920012085A priority Critical patent/KR960013508B1/ko
Priority to US08/088,188 priority patent/US5296402A/en
Priority to JP5166751A priority patent/JPH0828479B2/ja
Publication of KR940003021A publication Critical patent/KR940003021A/ko
Application granted granted Critical
Publication of KR960013508B1 publication Critical patent/KR960013508B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법
제1도는 본 발명에 따른 일실시예의 DRAM 구조도.
제2도는 본 발명의 따른 일실시예의 DRAM 제조 공정도.
제3도는 본 발명에 따른 다른 실시에의 DRAM 형성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3,13 : 게이트산화막 4,10,17 : 산화막
5,14 : 게이트 전극 6,20 : 플레이트전극
7,16 : 활성영역 8,19 : 유전막
9 : 전하저장전극 11 : 감광막
12 : 폴리실리콘 기판 15 : 워드선
21 : BPSG 막 22 : 비트선
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것이다. 일반적으로, 메모리 소자 중 가장 많은 소비를 점하고 있는 DRAM의 집적화에 있어 가장 문제가 되는 사항은 셀의 전하저장용량의 확보이다.
DRAM셀의 전하저장용량에 가장 중요한 변수로 전하저장전극의 표면적 넓이와 유전막의 두께를 들 수 있다.
종래의 DRAM 을 보면, 반도체 기판 표면에 MOSFET을 형성하여 주변과 셀 회로를 구성하고, 트렌치(trench)형이나 적층형 구조를 사용하여 셀 캐패시터 유효 면적을 증대시키는 방법을 취하고 있다.
그러나 상기 종래의 DRAM은 타포러지(topology) 증대에 따른 공정의 복잡성과 그 한계점에 도달하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 필드산화막의 단차에 의한 유효면적증대 및 병렬구조의 캐패시터를 형성함으로써 전하저장전극의 충분하 캐패시턴스를 확보할 수 있는 반도체 기억장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
따라서 상기 목적을 달성하기 위하여 안출된 본 발명의 반도체 기억장치는 반도체 기판 ; 상기 반도체 기판상에 일정간격으로 형성된 필드산화막과 캐패시터가 형성될 상기 반도체 기판상에 형성되는 제1절연막 ; 상기 제1절연막상에 형성되되 다수의 필드 산화막에 걸쳐 형성되는 제1플레이트전극 ; 상기 제1플레이트 전극상에 형성되는 제1유전막 ; 상기 제1유전막상에 형성되되 인접한 두개의 필드산화막에 걸쳐 형성되는 제1전하저장전극 ; 상기 제1전하저장전극 및 제1플레이트전극을 덮는 제2절연막 ; 상기 필드산화막 및 제1플레이트전극이 형성되지 않은 반도체 기판의 소정부위에 콘택을 이루며 상기 제2절연막상부 일정부위에 걸쳐 형성되는 폴리실리콘 기판 ; 상기 폴리실리콘 기판에 형성되는 게이트절연막, 게이트 전극, 활성영역; 상기 게이트 전극, 워드선 및 활성영역을 덮은 제3절연막; 상기 제3절연막을 덮으면 상기 제1전하저장전극과 접속하되 상기 활성영역에 접속되는 제2전하저장전극; 상기 제2전하저장전극상에 증착되어지는 제2유전막; 상기 제2유전막상에 형성되되 다른 워드라인 형성부위 상부까지 확장되는 제2플레이트전극; 상기 제2플레이트전극을 덮는 제4절연막; 상기 활성영역에 콘택되어 상기 제3절연막상에 형성되는 비트라인을 포함하여 이루어지는 것을 특징으로 한다.
또한, 반도체 기억장치 제조방법은, 반도체 기판에 필드산화막을 형성하여 제1절연막을 얇게 증착하여 제1플레이트전극을 형성하고 상기 제1플레이트전극상에 제1유전막을 형성하는 단계와; 상기 제1유전막상에 제1전하저장전극을 증착한 다음 제2절연막을 증착하는 단계와; 상기 필드산화막이 형성되지 않은 소정부위의 상기 반도체 기판을 노출시켜 폴리실리콘막을 증착하되 상기 제1전하저장전극상에 형성되어 있는 제2절연막상에 걸쳐 증착하여 폴리실리콘 기판을 형성하는 단계와; 상기 폴리실리콘 기판에 활성영역과 게이트 절연막, 게이트 전극을 갖는 FET를 형성하되 폴리실리콘 기판에 형성되는 상기 게이트전극과 상기 제2절연막상에 형성되는 워드선을 동시에 형성하는 단계와; 전체구조 상부에 제3절연막을 증착하고 상기 제1전하저장전극상에 접속되는 전하저장전극을 형성하되 상기 활성영역과 접속하도록 형성하는 단계와; 제2유전막을 상기 전하보전전극상에 증착하여 이어서 상기 제2유전막상에 플레이트전극을 증착하는 단계와; 전체구조 상부에 제4절연막을 증착하고 상기 활성영역과 비트선을 콘택시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 및 제2도를 참조하여 본 발명에 따른 일실시예의 DRAM 구조와 제조방법을 상세히 살펴보면 다음과 같다.
도면에서 편의상 외쪽에는 주변부의 기판 MOSFET의 단면을, 오른쪽에는 비트선과 평행한 방향의 셀의 단면을 비트선 형성 공정까지만을 도시하였다.
먼저, 본 발명에 따른 일실시예의 DRAM 구조를 제1도를 통하여 상세히 설명하면 다음과 같다.
도면에 도시된 바와 같이 주변회로에는 반도체 기판(1)에 활성영역(7), 게이트산화막(3), 게이트전극(5)를 갖는 일반적인 트랜지스터의 일종인 MOSFET가 나타나 있다.
그리고 셀은 병렬 캐패시터 구조를 갖는 구조를 이루게 된다.
먼저, 반도체 기판(1)과 상기 반도체 기판(1)상에 일정간격으로 필드산화막(2)을 형성하여 이 필드산화막(2)상에 산화막(4)이 형성되어진다.
캐패시터 형성을 위한 플레이트전극(6)은 다수의 필드산화막(2)을 거쳐 산화막(4)상에 형성되며, 유전막(8)이 상기 플레이트전극(6)상에 형성된다.
그리고 전하저장전극(9)은 상기 제유전막(8)상에 형성되어져 인접한 두 개의 필드산화막(2)에 걸쳐 형성되어진다.
산화막(10)을 상기 전하저장전극(9) 및 플레이트 전극(6)상을 덮도록 형성되어지며, 상기 필드산화막(2) 및 플레이트 전극(4)이 형성되지 않은 반도체 기판(1)의 소정부위에 콘택을 이루며 상기 산화막(10) 상부 일정부위에 걸쳐 폴리실리콘 기판(12)이 형성되어 진다.
그리고, 상기 폴리실리콘 기판(12)에 게이트산화막(13), 게이트 전극(14), 활성영역(16)이 형성된다. 또한 산화막(17)은 상기 게이트전극(14)과 활성영역(16)을 덮고 있으며 전하저장전극(18)은 상기 산화막(17)상에 형성되되 전하저장전극(9) 및 상기 활성영역(16)에 접속된 형태를 갖는다.
병렬형 캐패시터를 형성하기 위하여 유전막(19)이 상기 전하저장전극(18)상에 증착되어지고 플레이트전극(20)이 상기 유전막(19)상에 형성되어 다른 워드라인 형성부위 상부까지 확장되어진다. 그리고 상기 플레이트전극(20)의 절연을 위해 산화막(21)이 플레이트전극(20)과 산화막(17)상에 형성되어지며, 비트라인(22)이 상기 활성영역(16)에 콘택되어지면서 상기 산화막(21)상에 형성된다.
이어서, 본 발명에 따른 DRAM 제조방법의 일실시예를 제2도를 참조하여 자세히 설명하면 다음과 같다.
먼저, 제2a도와 같이 반도체 기판(1)에 주변회로의 소자간 절연과 셀 캐패시터 유효면적 증대를 위한 필드산화막(2)을 형성하고, 주변부의 MOSFET의 게이트산화막(3)인 동시에 셀의 반도체 기판(1)을 절연시키는 산화막(4)을 성장시킨다. 이어서, 주변회로의 기판(1)과 셀에 형성되어 있는 게이트산화막(3) 및 산화막(4)상에 폴리실리콘을 증착시켜 불순물 주입공정을 행하여 MOSFET의 게이트전극(5) 및 플레이트전극(6)을 소정의 크기로 형성한다. 이때 상기 주변회로의 MOSFET는 전기적 특성을 향상시키기 위해 스페이서 산화막과 활성영역(7)을 갖는 LDD(Lightly Doped Drain)구조를 갖도록 형성하다.
제2b도에 도시된 바와 같이 상기 플레이트 전극(6)상에 ONO(oxide nitride oxide) 또는 NO(nitride oxide)의 복합구조 캐패시터 유전막(8)을 성장한 다음, 폴리실리콘으로 전하저장전극(9)을 상기 유전막(9)상에 형성하고, 층간절연을 위한 산화막(10)을 증착한다. 그리고 상기 플레이트전극(6)이 형성되어 있지 않은 반도체 기판(1)을 오픈(open)하기 의한 감광막(11) 패턴을 현상한다.
이어서, 제2c도에 나타나 있듯이 상기 제2b도의 마스크 패턴 현상후에 상기 산화막(10)을 선택식각하여 폴리실리콘막을 소정의 크기로 증착한다. 그리고 상기 폴리실리콘막을 박막 MOSFET의 기판으로 이용하기 위해 재결정(또는 열처리)공정을 실시하여 재결정화된 폴리실리콘 기판(12)을 만들고 불순물 주입공정을 행한후에 박막 MOSFET의 게이트산화막(13)을 성장시키고, 소정의 크기의 게이트전극(14) 및 워드선(15)용 폴리실리콘을 증착시켜 불순물 주입공정을 행한 다음, 소정의 크기로 패턴을 형성하고, 박막 MOSFET 활성영역(16)을 만들기 위해 고농도 이온 주입 및 열적공적을 실시한다. 이때 형성되는 FET는 LDD 공정으로 이루어진다.
제2d도와 같이 소자의 절연을 위해 일정 두께의 제3산화막(17)을 증착시킨 다음 선택식각하여 상기 전하저장전극(9)과 박막 MOSFET 활성영역(16)을 동시에 접속하는 불순물이 도핑된 폴리실리콘막을 증착하여 전하저장전극(18)을 형성한다. 이때 상기 제2b도에서 사용한 전하저장전극(9) 마스크와 동일한 마스크로 시각공정을 실시하여 상기 전하저장전극(18)을 형성한 직후의 단면도이다.
끝으로, 제2e도에 도시된 바와 같이 상기 전하저장전극(18)형성후에 ONO 또는 NO의 유전막(19)을 상기 전하저장전극(18)에 증착하고, 상기 유전막(19)상에 플레이트 전극(20)을 소정의 크기로 증착시켜 불순물 주입공정을 실시한다. 그리고 비트선과의 절연을 위해 BPSG막(21)을 증착시킨 다음 박막 MOSFET 활성영역(16)과 비트선을 접속시키기 위해 상기 BPSG막(21), 산화막(17)을 차례로 식각하고 불순물 이온 주입된 폴리실리콘막을 증착하여 비트선(22) 콘택을 상기 활성영역(16)을 형성한다. 이때 상기 비트선(22)은 상기 폴리실리콘의 불순물 주입후에 실리사이드를 추가로 증착하여 폴리사이드를 형성할 수도 있다.
상기와 같이 이루어지는본 발명은 주변회로에만 반도체 기판 MOSFET 이동게이트를 채용하고, 셀에서는 반도체 기판 표면과 필드산화막의 단차로 생긴 면적을 제1차 유효 캐패시터 면적으로 사용하여 셀당 전하저장용량을 증가시키고, 이를 다시 전하저장 콘택홀을 이용해 박막 MOSFET의 활성영역을 전하저장전극과 동시에 접속시켜 제2차 유효 캐패시터 면적으로 패캐시터 용량을 증가시키게 된다. 또한 기판콘택홀을 사용하여 반도체 기판과 박막 MOSFET의 기판을 접속시켜 박막 구조 MOSFET의 전기적 특성을 제어하게 된다.
따라서 상기 본 발명의 일실시에의 DRAM 셀을 제조할 UDDN, 기존의 셀 구조보다 증대된 캐패시터 유효면적을 확보할 수 있어 고집적에 따른 셀면적의 감소에도 더욱 큰 셀 전하저장용량을 확보할 수 있고, 공정의 난이도 측면에서 봐도 고집적 반도체 제작공정에 가장 장애 요인이 되는 포토 마스크와 식각공정에 있어 기존의 장비나 기술로도 충분히 제작이 가능한다.
그리고 본 발명에 따른 제조방법의 다른 실시에를 제3도를 통하여 살펴보면, 이는 상기 일실시예를 설명한 상기 제2b도의 산화막(10)을 두껍게 도포하여 평탄화 공정을 실시한 경우이다. 그 이외의 모든 공정은 상기 본 발명의 일실시예와 동일하다.
따라서, 상기 다른 실시예의 DRAM 제조방법에 있어서는 전하저장용량확보와 더불어 박막 MOSFET의 이동 게이트 활성영역이 굴곡으로 인하여 전기적으로 생길 수 잇는 기생변수를 최소화 시킬 수 있는 효과가 있다.

Claims (7)

  1. 단위셀에 형성되는 캐패시터를 갖는 반도체 기억장치에 있어서, 반도체 기판(1); 상기 반도체 기판(1)상에 일정간격으로 형성된 필드산화막(2)과 캐패시터가 형성될 상기 반도체 기판(1)상에 형성되는 제1절연막(4); 상기 제1절연막(4)상에 형성되되 다수의 필드산화막(2)에 걸쳐 형성되는 제1플레이트전극(6); 상기 제1플레이트전극(6)상에 형성되는 제1유전막(8); 상기 제1유전막(8)상에 형성되되 인접한 두개의 필드산화막에 걸쳐 형성되는 제1전하저장전극(9); 상기 제1전하저장전극(9) 및 제1플레이트전극(6)을 덮는 제2절연막(10); 상기 필드산화막(2) 및 제1플레이트전극(4)이 형성되지 않은 반도체 기판(1)의 소정부위에 콘택을 이루며 상기 제2절연막(10) 상부 일정부위에 걸쳐 형성되는 폴리실리콘 기판(12); 상기 폴리실리콘 기판(12)에 형성되는 게이트 절연막(13), 게이트전극(14), 활성영역(16); 상기 게이트전극(14), 워드선(15) 및 활성영역(16)을 덮은 제3절연막(17); 상기 제3절연막(17)을 덮으며 상기 제1전하저장전극(9)과 접속하되 상기 활성영역(16)에 접속되는 제2전하저장전극(18); 상기 제2전하저장전극(18)상에 증착되어지는 제2유전막(19); 상기 제2유전막(19) 상에 형성되되 다른 워드라인 형성부위 상부까지 확장되는 제2플레이트 전극(20) ; 상기 제2플레이트전극(20)을 덮는 제4절연막(21); 상기 활성영역(16)에 콘택되어 상기 제3절연막(21)상에 형성되는 비트라인(22)을 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치.
  2. 단위셀에 형성되는 캐패시터를 갖는 반도체 기억장치 제조방법에 있어서, 반도체 기판(1)에 필드산화막(2)을 형성하여 제1절연막(4)을 얇게 증착하여 제1플레이트전극(6)을 형성하고 상기 제1플레이트전극(6)상에 제1유전막(8)을 형성하는 단계와; 상기 제1유전막(8)상에 제1전하저장전극(9)을 증착한 다음 제2절연막(10)을 증착하는 단계와; 상기 필드산화막(2)이 형성되지 않은 소정부위의 상기 반도체 기판(1)을 노출시켜 폴리실리콘막을 증착하되 상기 제1전하저장전극(9)상에 형성되어 있는 제2절연막(10)상에 걸쳐 증착하여 폴리실리콘 기판(12)을 형성하는 단계와; 상기 폴리실리콘 기판(12)에 활성영역(16)과 게이트절연막(13), 게이트전극(14)을 갖는 FET를 형성하되 폴리실리콘 기판(12)에 형성되는 상기 게이트전극(13)과 상기 제2절연막(10)상에 형성되는 워드선(15)을 동시에 형성하는 단계와; 전체구조 상부에 제3절연막(17)을 증착하고 상기 제1전하저장전극(9)상에 접속되는 전하저장전극(18)을 형성하되 상기 활성영역(16)과 접속하도록 형성하는 단계와; 제2유전막(19)을 상기 전하보전전극(18)상에 증착하고 이어서 상기 제2유전막(19)상에 플레이트 전극(20)을 증착하는 단계와; 전체구조 상부에 제4절연막(21)을 증착하고 상기 활성영역(16)과 비트선(22)을 콘택시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
  3. 제2항에 있어서, 상기 활성영역(16)은 LDD(Lightly Doped Drain)공정으로 형성되어지는 것을 특징으로하는 반도체 기억장치 제조방법.
  4. 제2항에 있어서, 상기 제1 및 제2유전막음 ONO(oxide nitride oxide) 또는 NO(nitride oxide)복합 구조중 어느 하나인 것을 특징으로 하는 반도체 기억장치 제조방법.
  5. 제2항에 있어서, 상기 제2절연막(10)을 평탄화하기 위하여 두꺼운 후막으로 도포하여 평탄화 하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
  6. 제2항에 있어서, 상기 제1전하저장전극(9)과 상기 제2전하저장전극(18)의 패턴형성 마스크가 동일한 것을 특징으로 하는 반도체 기억장치 제조방법.
  7. 제2항에 있어서, 상기 비트선(22)은 폴리실리콘에 불순물을 주입한 후에 실리사이드를 증착하여 폴리실리사이드를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법
KR1019920012085A 1992-07-07 1992-07-07 반도체 기억장치 및 그 제조방법 KR960013508B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019920012085A KR960013508B1 (ko) 1992-07-07 1992-07-07 반도체 기억장치 및 그 제조방법
US08/088,188 US5296402A (en) 1992-07-07 1993-07-06 Method for manufacturing a DRAM having a second effective capacitor area
JP5166751A JPH0828479B2 (ja) 1992-07-07 1993-07-06 半導体記憶装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920012085A KR960013508B1 (ko) 1992-07-07 1992-07-07 반도체 기억장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR940003021A KR940003021A (ko) 1994-02-19
KR960013508B1 true KR960013508B1 (ko) 1996-10-05

Family

ID=19335979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920012085A KR960013508B1 (ko) 1992-07-07 1992-07-07 반도체 기억장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US5296402A (ko)
JP (1) JPH0828479B2 (ko)
KR (1) KR960013508B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585284A (en) * 1993-07-02 1996-12-17 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a SOI DRAM
KR0124393B1 (ko) * 1994-03-18 1997-12-11 김주용 캐패시터 제조방법
JP3802942B2 (ja) * 1994-09-01 2006-08-02 株式会社ルネサステクノロジ 半導体装置、半導体記憶装置および半導体記憶装置の製造方法
US5696405A (en) * 1995-10-13 1997-12-09 Lucent Technologies Inc. Microelectronic package with device cooling
JP3402029B2 (ja) * 1995-11-30 2003-04-28 三菱電機株式会社 半導体装置の製造方法
US6194738B1 (en) 1996-06-13 2001-02-27 Micron Technology, Inc. Method and apparatus for storage of test results within an integrated circuit
US5895962A (en) * 1996-06-13 1999-04-20 Micron Technology, Inc. Structure and a method for storing information in a semiconductor device
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5927512A (en) * 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
US5844803A (en) * 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5915231A (en) 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5856923A (en) * 1997-03-24 1999-01-05 Micron Technology, Inc. Method for continuous, non lot-based integrated circuit manufacturing
US5907492A (en) * 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
US7120513B1 (en) 1997-06-06 2006-10-10 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs
US6049624A (en) 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip
US6829737B1 (en) 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219781A (en) * 1988-12-08 1993-06-15 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor memory device having a stacked type capacitor
US5006481A (en) * 1989-11-30 1991-04-09 Sgs-Thomson Microelectronics, Inc. Method of making a stacked capacitor DRAM cell
KR920003461A (ko) * 1990-07-30 1992-02-29 김광호 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법
US5104822A (en) * 1990-07-30 1992-04-14 Ramtron Corporation Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell

Also Published As

Publication number Publication date
US5296402A (en) 1994-03-22
JPH06188383A (ja) 1994-07-08
JPH0828479B2 (ja) 1996-03-21
KR940003021A (ko) 1994-02-19

Similar Documents

Publication Publication Date Title
JP2673615B2 (ja) 集積回路の製造方法及びメモリセル
KR960013508B1 (ko) 반도체 기억장치 및 그 제조방법
KR960009995B1 (ko) 반도체 장치의 제조 방법 및 그 구조
US5023683A (en) Semiconductor memory device with pillar-shaped insulating film
JP3199717B2 (ja) 半導体装置およびその製造方法
US5492851A (en) Method for fabricating attached capacitor cells in a semiconductor device having a thin film transistor
US5470776A (en) Method for fabricating stacked dynamic random access memory cell
KR970007830B1 (ko) 반도체 장치 및 그 제조방법
KR0151197B1 (ko) 반도체 메모리장치 및 그 제조방법
KR0135067B1 (ko) 반도체 장치의 메모리셀 제조방법 및 구조
KR0140044B1 (ko) 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자
US5243219A (en) Semiconductor device having impurity diffusion region formed in substrate beneath interlayer contact hole
US6559494B1 (en) Semiconductor device and a method for fabricating the same
JPH07105478B2 (ja) 半導体装置の製造方法
KR960005249B1 (ko) 반도체 집적 소자의 디램(dram) 제조방법
KR920010204B1 (ko) 초고집적 디램셀 및 그 제조방법
KR100261210B1 (ko) 디커플링 커패시터의 형성방법
KR100557645B1 (ko) 반도체소자의 캐패시터 및 그 형성방법_
KR960005565B1 (ko) 반도체 기억 장치 및 제조방법
JPH05315623A (ja) 不揮発性半導体記憶装置
KR960001952B1 (ko) 스택형 트렌치 캐패시터의 제조방법
KR910007019B1 (ko) 반도체 기억소자의 제조방법
KR100272655B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR910007117B1 (ko) 반도체장치 및 제조방법
JP2723802B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee