KR0151385B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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KR0151385B1 KR1019940030588A KR19940030588A KR0151385B1 KR 0151385 B1 KR0151385 B1 KR 0151385B1 KR 1019940030588 A KR1019940030588 A KR 1019940030588A KR 19940030588 A KR19940030588 A KR 19940030588A KR 0151385 B1 KR0151385 B1 KR 0151385B1
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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 셀점유면적을 줄여 고집적화에 유리하도록 한 것이다.
본 발명은 반도체기판 소정영역에 형성된 트렌치 내벽에 형성된 유전체막과, 상기 트랜치내에 매립되어 형성된 커패시터전극으로 이루어진 커패시터와; 상기 반도체기판상에 형성된 절연막의 상기 트렌치영역 상부에 형성된 개구부 측면 및 상기 커패시터전극 상부에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막, 상기 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극으로 이루어진 전송트랜지스터: 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 반도체 메모리장치를 제공함으로써 DRAM셀을 커패시터와 전송트랜지스터 및 비트라인이 수직으로형성된 구조로 형성하여 셀 점유면적을 감소시켜 소자의 고집적화를 도모한다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래의 DRAM셀 구조를 도시한 단면도.
제2도는 본 발명의 일실시예에 의한 DRAM셀의 단면구조도.
제3도는 본 발명의 일실시예에 의한 DRAM셀의 제조방법을 도시한 공정순서도.
제4도는 본 발명의 다른 실시예에 의한 DRAM셀의 단면구조도.
제5도는 본 발명의 다른 실시예에 의한 DRAM셀의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제1절연막
3, 11 : 감광막 4 : 유전체막
5A : 커패시터 전극 6 : 채널층
7 : 게이트절연막 8A : 게이트전극
9 : 제2절연막 10 : 도전층
12 : 제3절연막 13 : 비트라인
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 고집적소자에 적당하도록 한 DRAM셀구조 및 이의 제조방법에 관한 것이다.
종래기술에 의한 DRAM(Dynamic Random Access Memory)셀구조를 제1도에 도시하였다.
제1도 (a)는 트렌치 커패시터구조를 갖는 DRAM셀의 단면을 나타낸 것이고, 제1도(b)는 스택 커패시터 구조를 갖는 DRAM셀의 단면을 나타낸 것이다.
제1도 (a)의 트렌치 커패시터구조를 갖는 DRAM셀은 반도체기판(21)상에 게이트(22)와 소오스(24) 및 드레인(23)으로 이루어진 전송(transfer) 트랜지스터가 형성되고, 상기 소오스(24)에는 비트라인(25)이 접속되고, 기판에 형성된 트렌치내에 절연막(26)을 개재하여 형성된 커패시터전극(27)과 유전체막인 상기 절연막(26)으로 이루어진 커패시터가 상기 드레인(23)에 접속된 구조로 되어 있다.
한편, 제1도 (b)의 스택 커패시터구조를 갖는 DRAM셀은 기판(21)상에 게이트(22)와 소오스(24) 및 드레인(23)으로 이루어진 평면적 구조를 갖는 전송트렌지스터가 형성되고, 상기 소오스(24)에 비트라인(25)이 접속되고, 상기 드레인(23)에 스토리지노드(28)와 유전체막(29) 및 플레이트전극(30)으로 이루어진 스택구조의 커패시터가 접속된 평면적인 구조를 가지고 있다.
상기 종래기술에 의한 DRAM셀은 비트라인 콘택 및 전송트랜지스터노드 콘택이 평면적으로 배열되므로 셀의 면적이 넓어 고집적화에 불리하다는 단점이 있다.
또한 소자간 격리를 국부산화(LOCOS:Local oxidation of silicon) 또는 트렌치를 이용한 격리를 하므로 소자격리기술에 따라 셀의 크기가 좌우된다.
그리고 스택 커패시터구조를 이용할 경우 커패시터 용량 증대를 위해서는 셀내의 단차가 커지는 문제점이 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 전송트렌지스터의 하부에 커패시터가 형성되고, 상부에 비트라인 콘택이 형성된 메모리셀구조를 형성하여 셀점유면적을 줄임으로서 고집적화에 유리하도록 한 DRAM셀구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 반도체기판 소정영역에 형성된 트렌치 내벽에 형성된 유전체막과, 상기 트렌치내에 매립되어 형성된 커패시터전극으로 이루어진 커패시터와; 상기 반도체기판상에 형성된 절연막의 상기 트랜치영역 상부에 형성된 개구부 측면 및 상기 커패시터전극 상부에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막, 상기 게이트절연막상에 형성되며 상기절연막의 개구부내에 매립된 게이트전극으로 이루어진 전송트랜지스터: 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막을 선택적으로 식각하여 개구부를 형성하는 공정, 상기 개구부 하부의 노출된 기판부위를 소정깊이로 식각하여 트헨치를 형성하는 공정, 상기 트렌치 및 개구부 내부를 포함한 제1절연막 전면에 유전체막을 형성하는 공정, 상기 트렌치내에 매몰되도록 커패시터전극을 형성하는 공정, 상기 커패시터전극 상부 및 상기 유전체막 전면에 반도체층을 형성하는 공정, 상기 반도체층상에 게이트절연막을 형성하는 공정, 상기 개구부네에 매몰되도록 게이트전극을 형성하는 공정, 상기 게이트전극 상부에 제2절연막을 형성하는 공정, 상기 개구부영역 이외의 영역에 형성된 상기 반도체층부위를 노출시키는 공정, 상기 반도체층 및 제2절연막상에 도전층을 형성하는 공정, 상기 도전층 및 반도체층을 소정패턴으로 패터닝하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 상기 제3절연막을 선택적으로 식각하여 상기 도전층 표면부위를 노출시키는 개구부를 형성하는 공정, 상기 제3절연막 상부에 상기 개구부를 통해 상기 도전층과 연결되는 비트라인을 형성하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명의 일실시예에 의한 DRAM셀구조를 제2도에 도시하였다.
본 발명의 일실시예에 의한 DRAM셀은 반도체기판(1) 소정영역에 형성된 트렌치 내벽에 형성된 유전체막(4)과 상기 트렌치내에 매립된 스토리지노드(5A)로 이루어진 커패시터와, 상기 반도체기판상에 형성된 절연막(2)의 상기 트렌치영역 상부에 형성된 개구부내에 형성되며, 상기 커패시터의 스토리지노드(5A) 상부 및 상기 개구부 측면에 걸쳐 형성된 채널층(6)과 이 채널층상에 형성된 게이트절연막(7) 및 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극(8A)으로 이루어진 전송트랜지스터와, 상기 전송트랜지스터 상부에 형성되며, 전송트렌지스터의 게이트전극(8A)상에 형성된 절연막(9A)을 매개하여 전송트랜지스터 상부에 형성된 소정의 도전층(10)을 통해 상기 전송트랜지스터의 채널층(6)과 연결되는 비트라인(13)으로 구성된다.
상기 커패시터의 유전체막(4)은 상기 트렌치의 내벽에 형성됨과 아울러 상기 전송트랜지스터의 채널층(6) 하부의 상기 절연막(2)에 형성된 개구부의 측면 및 절연막(2) 상부에 걸쳐 형성되어 있다.
또한, 상기 전송트랜지스터는 제2도에 도시된 바와 같이 기판에 형성된 트렌치내에 형성된 커패시터 상부에 형성되는 바, 채널층(6)과 이 채널층상에 형성된 게이트절연막(7) 및 게이트절연막상에 형성된 게이트전극(8A)으로 이루어진 박막트랜지스터형태로 되어 있다.
상기와 같이 구성되는 본 발명의 일실시예에 의한 DRAM셀의 제조방법은 제3도를 참조하여 설명하먼 다음과 갈다.
먼저, 제3도 (a)에 도시된 바와 같이 실리콘기판(1)상에 제1절연막으로서, 예컨대 산화막(2)을 형성한다.
이어서 제3도 (b)어 도시된 바와 같이 상기 산화막(2)위에 감광막(3)을 도포한 다음 이를 선택적으로 노광 및 현상하여 소정의 감광막패턴을 형성한 후, 이 감광막패턴(3)을 마스크로 하여 상기 산화막(2)을 선택적으로 식각하여 개구부를 형성하고 이어서 노출되는 기판부위를 소정깊이로 식각하여 트렌치를 형성한다. 이때, 트렌치가 형성되는 기판부위에 트렌치를 형성하기에 앞서 불순물을 도핑하여 웰을 형성할 수도 있다.
다음에 제3도 (c)에 도시된 바와 같이 상기 감광막을 제거하고, 상기 형성된 트렌치 및 개구부 내부를 포함한 산화막(2) 전면에 커패시터 유전체막(4)으로서, 예컨데 NO(Nitride-Oxide)등을 증착한 후, 기판 전면에 제1도전층(5)으로서, 예컨데 도우프드(doped) 폴리실리콘을 상기 기판에 형성된 트렌치 및 산화막에 형성된 개구부가 완전히 매몰되도륵 증착하여 형성한다.
이어서 제3도 (d)에 도시된 바와 같이 상기 폴리실리콘층(5)을 기판의 표면부위까지 에치백하여 상기 트렌치내에 매립된 형태의 커패시터 스토리지노드(5A)를 형성한다.
다음에 제3도 (e)에 도시된 바와 같이 상기 형성된 스토리지노드(5A) 상부 및 상기유전체막(4) 전면에 전송트랜지스터의 채널로 사용될 반도체층(6)으로서, 예컨데 실리콘막을 형성하고, 이위에 게이트산화막(7)을 형성한 후, 전송트랜지스터의 게이트형성을 위한 제2도전층(8)으로서, 예컨데 도우프드 폴리실리콘을 상기 산화막에 형성된 개구부가 매몰되도륵 기판 전면에 증착하여 형성한다.
이어서 제3도 (f)에 도시된 바와 같이 상기 폴리실리콘층(8)을 에치백하여 상기 산화막(2)에 형성된 개구부에 매립된 형태의 게이트전극(8A)을 형성한 후, 그 전면에 제2절연막(9)으로서, 예컨대 USG(Undoped Silicate Glass)등과 같은 산화막을 형성한다.
다음에 제3도 (g)에 도시된 바와 같이 상기 산화막(9)을 에치백하고 상기 게이트전극(8A)상부에만 남도록 하고, 이에 따라 노출되는 상기 게이트산화막(7)부위를 식각하여 상기 산화막(2)상부의 실리콘층(6)을 노출시킨다.
이어서 제3도 (h)에 도시된 바와 같이 기판 전면에 제3도전층(10)으로서, 예컨대 도우프드 폴리실리콘(10)을 증착하여 상기 노출된 실리콘층(6)과 연결되도록 한다.
다음에 제3도 (i)에 도시된 바와 갈이 상기 폴리실리콘층(10)상에 감광막을 도포한 후, 이를 선택적으로 노광 및 현상하여 소정패턴을 갖는 감광막패턴(11)을 형성한 다음 이를 마스크로 하여 상기 폴리실리콘층(10) 및 실리콘층(6)을 식각한다.
이어서 제3도 (j)에 도시된 바와 같이 상기 감광막패턴을 제거한 후, 기판 전면에 제3절연막(12)으로서, 예컨대 산화막을 형성하고 이를 선택적으로 제거하여 상기 폴리실리콘층(10) 표면부위를 노출시키는 비트라인 콘택을 위한 개구부를 형성한 다음 그 전면에 금속층을 형성하고 이를 소정패턴으로 패터닝하여 비트라인(13)을 형성한다.
한편, 상기 채널층(6)의 커패시터 스토리지노드(5A) 상부부위에는 스토리지노드(5A)를 이루고 있는 도우프드 폴리실리콘으로부터 불순물이 도핑되어 드레인영역이 형성되며, 상기 비트라인 콘택을 위한 제3도전층(10)과 접속된 부위에는 제3도전층을 이루고 있는 도우프드 폴리실리콘으로부터 불순물이 도핑되어 소오스영역이 형성되게 된다.
상기와 같이 형성되는 본 발명의 DRAM셀은 기판에 형성된 트렌치내에 매립되어 형성된 커패시터 스토리지노드(5A)와 스토리지노드와 기판사이에 형성된 커패시터 유전체막으로 이루어진 커패시터가 형성되고, 이 커패시터 상부에 채널층(6)과 게이트절연막(7) 및 게이트전극(8A)으로 이루어진 TFT(Thin Film Transistor)구조의 전송트랜지스터가 형성되며, 이 전송트랜지스터 상부에 비트라인(13)이 접속된 구조, 즉, 커패시터와 전송트랜지스터 및 비트라인콘텍이 수직으로 형성된 구조로 되어 있다.
따라서 메모리셀이 점유하는 면적이 매우 작아지게 되어 소자의 고집적화에 유리하게 된다.
본 발명의 다른 실시예에 의한 DRAM셀구조를 제4도에 도시한 바, 본 발명의 다른 실시예매 의한 DRAM셀은 반도체기판(1)상에 형성된 절연막(2)의 소정영역에 형성된 개구부 하부의 측면에 형성된 측벽형태의 커패시터 제1전극(15A)과 커패시터 제1전극상에 형성된 유전체막(4) 및 상기 개구부내에 매립된 커패시터 제2전극(5A)으로 이루어진 커패시터와, 상기 커패시터의 상부 및 상기 개구부 상부의 측면에 걸쳐 형성된 채널층(6)과 채널층상에 형성된 게이트절연막(7) 및 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극(8A)으로 이루어진 전송트랜지스터와, 상기 전송트랜지스터 상부에 형성되어 소정의 도전층(10)을 통해 상기 전송트랜지스
터의 채널층(6)과 연결되는 비트라인(13)으로 구성된다.
상기 커패시터의 유전체막은 상기 절연막(2)에 형성된 개구부 하부의 내벽에 형성된 커패시터 제1전극(10A) 상부와 상기 전송트랜지스터의 채널층과 절연막에 형성된 개구부 상부의 측면 측면 및 절연막 상부에 걸쳐 형성된다.
또한, 상기 전송트랜지스터는 제4도에 도시된 바와 같이 개구부 하부에 형성된 커패시터의 상부영역에 형성되는 바, 채널층(6)과 이 채널층상에 형성된 게이트절연막(7) 및 게이트절연막상에 형성된 게이트전극(8A)으로 이루어진 박막트랜지스터헝태로 되어 있다.
다음에 제5도를 참조하여 본 발명의 다른 실시예에 의한 DRAM셀의 제조방법을 설명한다.
먼저, 제5도 (a)에 도시된 바와 같이 실리콘기판(1)상에 제1절연막으로서, 예컨대 산화막(2)을 형성한다.
이어서 제5도 (b)에 도시된 바와 같이 상기 산화막(2)위에 감광막(3)을 도포한 다음 이를 선택적으로 노광 및 현상하여 소정의 감광막패턴을 형성한 후, 이 감광막패턴(3)을 마스크로 하여 상기 산화막(2)을 선택적으로 식각하여 개구부를 형성한다.
다음에 제5도 (c)에 도시된 바와 같이 상기 감광막을 제거하고, 상기 형성된 개구부 내부를 포함한 산화막(2) 전면에 커패시터 제1전극 형성을 위한 도전층(15)으로서, 예컨대 폴리실리콘층을 형성한다.
이어서 제5도 (d)에 도시된 바와 같이 상기 폴리실리콘층(15)을 에치백하여 상기 산화막(2)에 형성된 개구부 하부의 측면에 측벽형태의 커패시터 제1전극(15A)을 형성한 후, 결과물 전면에 커패시터 유전체막(4)으로서, 예컨대 NO(Nitride-Oxide)등을 증착한 다음, 기판 전면에 커패시터 제2전극 형성을 위한 제1도전층(5)으로서, 예컨대 도우프드(doped) 폴리실리콘을 상기 산화막에 형성된 개구부가 완전히 매몰되도록 증착하여 형성한다.
이어서 제5도 (e)에 도시된 바와 같이 상기 폴리실리콘층(5)을 에치백하여 상기 개구부 하부의 측벽형태의 커패시터 제1전극(15A)이 형성된 영역에 매립된 형태의 커패시터 제2전극(5A)를 형성한다.
다음에 제5도 (f)에 도시된 바와 같이 상기 형성된 커패시터 제2전극(5A) 상부 및 상기 유전체막(4) 전면에 전송트랜지스터의 채널로 사용될 반도체층(6)으로서, 예컨대 실리콘막을 형성하고, 이위에 게이트산화막(7)을 형성한 후, 전송트랜지스터의 게이트 형성을 위한 제2도전층(8)으로서, 예컨대 도우프드 폴리실리콘을 상기 산화막에 형성된 개구부가 매몰되도록 기판 전면에 증착하여 형성한다.
이어서 제5도 (g)에 도시된 바와 같이 상기 폴리실리콘층(8)을 에치백하여 상기 커패시터 제2전극(5A)상부에 개구부내에 매립된 형태의 게이트전극(8A)을 형성한 후, 그 전면에 제2절연막(9)으로서, 예컨대 USG(Undoped Silicate Glass)등과 같은 산화막을 형성한다.
다음에 제5도 (h)에 도시된 바와 같이 상기 산화막(9)을 에치백하여 상기 게이트전극(8A)상부에만 남도록 하고, 이에 따라 노출되는 상기 게이트산화막(7)부위를 식각하여 상기 산화막(2)상부의 실리콘층(6)를 노출시킨 후, 기판 전면에 제3도전층(10)으로서, 예컨데 도우프드 폴리실리콘(10)을 증착하여 상기 노출된 실리콘층(6)과 연결되도록 한다.
다음에 제5도 (i)에 도시된 바와 같이 상기 폴리실리콘층(10)상에 감광막을 도포한후, 이를 선택적으로 노광 및 현상하여 소정패턴을 갖는 감광막패턴(11)을 형성한다음 이를 마스크로 하여 상기 폴리실리콘층(10) 및 실리콘층(6)을 식각한다.
이어서 제5도 (j)에 도시된 바와 같이 상기 감광막패턴을 제거한 후, 기판 전면에 제3절연막(12)으로서, 예컨대 산화막을 형성하고 이를 선택적으로 제거하여 상기 폴리실리콘층(10) 표면부위를 노출시키는 비트라인 콘택을 위한 개구부를 형성한 다음 그 전면에 금속층(13)을 형성하고 이를 소정패턴으로 패터닝하여 비트라인(13)을 형성한다.
한편, 상기 채널층(6)의 커패시터 제2전극(5A) 상부부위에는 커패시터 제2전극(5A)을 이루고 있는 도우프드 폴리실리콘으로부터 불순물이 도핑되어 드레인영역이 셀프얼라인 형성되며, 상기 비트라인 콘택을 위한 제3도전층(10)과 접속된 부위에는 제3도전층을 이루고 있는 도우프드 폴리실리콘으로부터 불순물이 도핑되어 소오스영역이 셀프얼라인 형성되게 된다.
상기와 같이 형성되는 본 발명의 다른 실시예에 의한 DRAM셀은 기판상의 산화막에 형성된 개구부내에 매립되어 형성된 커패시터 제1전극(15A)과 커패시터 유전체막(4) 및 커패시터 제2전극(5A)으로 이루어진 커패시터가 형성되고, 이 커패시터 상부에 채널층(6)과 게이트절연막(7) 및 게이트전극(8A)으로 이루어진 TFT(Thin Film Transistor)구조의 전송트랜지스터가 형성되며, 이 전송트랜지스터 상부에 비트라인(13)이 접속된 구조, 즉, 커패시터와 전송트랜지스터 및 비트라인콘택이 수직으로 형성된 구조로 되어 있다. 따라서 메모리셀이 점유하는 면적이 매우 작아지게 되어 소자의 고집적화에 유리하게 된다.
이상 상술한 바와 같이 본 발명에 의하면, DRAM셀을 커패시터와 전송트랜지스터 및 비트라인이 수직으로 형성된 구조로 형성함으로써 셀 점유면적을 감소시킬 수 있게 되므로 소자를 고집적화시킬 수 있다.
또한, 기판과 절연막에 트렌치 및 개구부를 형성하고, 이 트렌치 및 개구부내에 전송트랜지스터 및 커패시터를 형성하므로 기판상의 단차를 줄일 수 있다.
또한 전송트랜지스터를 TFT구조로 형성하므로 소자간 격리가 용이하게 된다.

Claims (25)

  1. 반도체기판 소정영역에 형성된 트랜치 내벽에 형성된 유전체막과, 상기 트렌치내에 매립되어 형성된 커패시터전극으로 이루어진 커패시터와; 상기 반도체기판상에 형성된 절연막의 상기 트렌치영역 상부에 형성된 개구부 측면 및 상기 커패시터전극 상부에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막, 상기 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극으로 이루어진 전송트랜지스터; 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 커패시터의 유전체막은 상기 트렌치 내벽과 상기 전송트랜지스터의 채널층 하부의 상기 절연막의 개구부 측면 및 상기 절연막 상부에 걸쳐 형성된 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 전송트랜지스터는 박막트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 채널층상부의 상기 도전층과 연결된 부분에 소오스가 형성된 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 체널층 하부의 상기 커패시터 전극과 연결된 부분에 드레인이 형성된 것을 특징으로 하는 반도체 메모리장치.
  6. 반도체기판상에 형성된 절연막의 소정영역에 형성된 개구부 하부의 측면에 형성된 측벽형태의 커패시터 제1전극과, 상기 커패시터 제1전극상에 형성된 유전체막 및 상기 상기 개구부의 하부영역에 매립되어 형성된 커패시터 제2전극으로 이루어진 커패시터와; 상기 커패시터 제2전극의 상부 및 상기 개구부 상부의 측면에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막 및 상기 게이트절연막상에 형성되며 상기절연막의 개구부 상부영역내에 매립된 게이트전극으로 이루어진 전송트랜지스터; 및 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 상기 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치 .
  7. 제6항에 있어서, 상기 커패시터의 유전체막은 상기 트렌치 내벽과 상기 전송트랜지스터의 채널층 하부의 상기 절연막의 개구부 측면 및 상기 절연막 상부에 걸쳐 형성된 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 전송트랜지스터는 박막트랜지스터로 이루어짐을 특징으로하는 반도체 메모리장치.
  9. 재6항에 있어서, 상기 채널층상부의 상기 도전층과 연결된 부분에 소오스가 형성된 것을 특징으로 하는 반도체 메모리장치.
  10. 제6항에 있어서, 상기 채널층 하부의 상기 커패시터 전극과 연결된 부분에 드레인이 형성된 것을 특징으로 하는 반도체 메모리장치.
  11. 반도체기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막을 선택적으로 식각하여 개구부를 형성하는 공정, 상기 개구부 하부의 노출된 기판부위를 소정깊이로 식각하여 트렌치를 형성하는 공정, 상기 트렌치 및 개구부 내부를 포함한 재1절연막 전먼에 유전채막을 형성하는 공정, 상기 트렌치내에 매몰되도륵 커패시터전극을 형성하는 공정, 상기 커패시터전극 상부 및 상기 유전체막 전면에 반도체층을 형성하는 공정, 상기 반도체층상에 게이트절연막을 형성하는 공정, 상기 개구부내에 매몰되도록 게이트전극을 형성하는 공정, 상기 게이트전극 상부에 제2절연막을 형성하는 공정, 상기 개구부영역 이외의 영역에 형성된 상기 반도체층부위를 노출시키는 공정, 상기 반도체층 및 제2절연막상에 도전층을 형성하는 공정, 상기 도전층 및 반도체층을 소정패턴으로 패터닝하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 상기 제3절연막을 선택적으로 식각하여 상기 도전층 표면부위를 노출시키는 개구부를 형성하는 공정, 상기 제3절연막 상부에 상기 개구부를 통해 상기 도전층과 연결되는 비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 커패시터전극은 상기 유전체막을 형성한 후에 상기 트렌치 및 개구부가 매몰되도록 도전층을 기판전면에 형성한 다음 이를 기판 표면부위까지 에치백하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제11항에 있어서, 상기 반도체층은 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  15. 제11항에 있어서, 상기 게이트전극은 상기 게이트절연막을 형성하는 공정후에 상기 개구부가 매몰되도륵 기판 전면에 도전물질을 증착한 후 이를 에치백하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 제11항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  17. 제11항에 있어서, 상기 반도체층의 상기 도전층과 접속된 부분에 도전층의 불순물이 도핑되어 소오스가 샐프얼라인되어 형성되고, 반도체층 하부영역의 상기 커패시터전극과 접속된 부분에 커패시터전극의 불순물이 도핑되어 드레인이 셀프얼라인되어 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 반도체기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막을 선택적으로 식각하여 개구부를 형성하는 공정, 상기 개구부의 하부영역 측면에 측벽형태의 커패시터 제1전극을 형성하는 공정, 상기 개구부의 노출된 내벽부위 및 상기 커패시터 제1전극 측면에 유전체막을 형성하는 공정, 상기 커패시터 제1전극이 형성된 개구부 영역에 매몰되도륵 커패시터 제2전극을 형성하는 공정, 상기 커패시터 제2전극 상부 및 상기 유전체막 전면에 반도체층을 형성하는 공정, 상기 반도체층상에 게이트절연막을 형성하는 공정, 상기 커패시터 제2전극 상부에 상기 개구부내에 매몰되도륵 게이트전극을 형성하는 공정, 상기 게이트전극 상부에 제2절연막을 형성하는 공정, 상기 개구부영역 이외의 영역에 형성된 상기 반도체층부위를 노출시키는 공정, 상기 반도체층 및 제2절연막상에 도전층을 형성하는 공정, 상기 도전층 및 상기 노출된 반도체층을 소정패턴으로 패터닝하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 상기 제3절연막을 선택적으로 식각하여 상기 도전층 표면부위를 노출시키는 개구부를 형성하는 공정, 상기 제3절연막 상부에 상기 개구부를 통해 상기 도전층과 연결되는 비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제18항에 있어서, 상기 커패시터 제1전극은 상기 개구부 내부를 포함한 제1절연막의 전면에 도전층을 형성하고 이를 에치백하여 개구부의 하부영역 측면에만 남도록 하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  20. 제18항에 있어서, 상기 커패시터 제2전극은 상기 유전체막을 형성한 후에 상기 개구부가 매몰되도륵 도전층을 기판전면에 형성한 다음 이를 에치백하여 형성하는것을 특징으로 하는 반도체 메모리장치의 제조방법.
  21. 제20항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  22. 제18항에 있어서, 상기 반도체층은 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  23. 제18항에 있어서, 상기 게이트전극은 상기 게이트절연막을 형성하는 공정후에 상기 개구부가 매몰되도륵 기판 전면에 도전물질을 증착한 후 이를 에치백하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  24. 제18항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  25. 제18항에 있어서, 상기 반도체층의 상기 도전층과 접속된 부분에 도전층의 불순물이 도핑되어 소오스가 셀프얼라인되어 형성되고, 반도체층 하부영역의 상기 커패시터전극과 접속된 부분에 커패시터전극의 불순물이 도핑되어 드레인이 셀프얼라인되어 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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